[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体制造技术，尤其涉及一种半导体结构及其制造方法。

背景技术

减小源漏结深是抑制短沟道效应与穿通效应以及改善阈值特性的有效措施之一，通过较小的源漏结深可使MOSFET的短沟道效应及穿通效应得以改善，亚阈值特性较好。UTBSOI器件的衬底是超薄的SOI层，可以很好的控制源漏杂质扩散，形成浅结。但较小的源漏结深将引起源漏串联电阻增大，器件的输出电流和跨导减小，使器件及其电路的驱动能力和速度降低。另外较浅的源漏结也带来源漏接触的可靠性问题。抑制短沟道效应和避免源漏穿通及获得较好的亚阈值特性要求源漏结深尽可能小，而提高跨导和速度则要求源漏结深尽可能大，这是小尺寸MOSFET器件中需要解决的一个矛盾。解决这一矛盾的方法是采用抬高源漏的结构。

抬高源漏MOSFET可以降低源漏串联电阻，从而获得更好的器件特性。但是抬高源漏MOSFET减小了栅极与源漏之间的距离，从而造成栅极和源漏之间的寄生电容增大。图1为抬高源漏MOSFET的剖面示意图，其中源漏区130的上表面高于栅堆叠的下表面。

发明内容

针对上述抬高源漏MOSFET造成寄生电容增大的问题，本发明提供一种半导体结构及其制造方法，将源/漏区延伸至衬底绝缘埋层中，在降低源漏串联电阻的同时，不会造成栅极和源漏之间的寄生电容增大。

根据本发明的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤：

a)提供SOI衬底，所述衬底从下至上依次包括基底层、绝缘埋层和表面有源层；

b)在所述衬底上形成栅堆叠；

c)去除所述栅堆叠两侧的表面有源层以及部分绝缘埋层，形成开口；

d)在所述开口中填充半导体材料，形成源/漏区。

根据本发明的另一个方面，提供一种半导体结构，包括SOI衬底、栅堆叠和源/漏区，其中：

所述SOI衬底从下至上依次包括基底层、绝缘埋层和表面有源层；

所述栅堆叠位于所述表面有源层之上；

所述源/漏区位于所述栅堆叠的两侧，并延伸至绝缘埋层中。

本发明通过将源/漏区延伸至衬底绝缘埋层中，在降低源漏串联电阻的同时，不会造成栅极和源漏之间的寄生电容增大。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为现有技术的抬高源漏M OSFET的剖面示意图；

图2为根据本发明的半导体结构制造方法的流程图；

图3至图8为根据本发明按照图2所示流程制造半导体结构的各个阶段的剖面示意图。

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。

下面，将结合图3至图8对图2中形成半导体结构的方法进行具体地描述。

参考图2和图3，在步骤S101中，提供SOI衬底200，所述衬底从下至上依次包括基底层201、绝缘埋层202和表面有源层203。

在本实施例中，所述基底层201为单晶硅。在其他实施例中，所述基底层201还可以包括其他基本半导体，例如锗。或者，所述基底层201还可以包括化合物半导体，例如，碳化硅、砷化镓、砷化铟或者磷化铟。典型地，所述基底层201的厚度可以约为但不限于几百微米，例如从0.1mm-1.5mm的厚度范围。

所述绝缘埋层202可以为氧化硅、氮化硅或者其他任何适当的绝缘材料，典型地，所述绝缘埋层202的厚度范围为100nm-300nm。