[发明专利]芯片叠层结构及其制造方法

说明书

技术领域

本发明是有关于一种叠层结构及其制造方法，且特别是有关于一种芯片叠层结构及其制造方法。

背景技术

随着半导体技术的发展，各式半导体元件不断推陈出新。半导体元件例如是存储器、微处理器、感应芯片或微机电元件等。不同的半导体元件可以达成不同的功能。各种半导体元件设置于封装衬底后，透过封装技术而形成一半导体封装结构。每一半导体封装结构再焊接于印刷电路板后，以使这些半导体元件能够发挥其功能。

在电子产品的市场潮流追求「轻、薄、短、小」的趋势下，电子产品的体积越来越小。为了缩小电子产品的体积，封装技术也不断的在进步，以缩小半导体封装结构的体积。

发明内容

本发明是有关于一种芯片叠层结构及其制造方法，其利用芯片的投影范围以外的垂直导线来形成芯片叠层结构。

根据本发明的一方面，提出一种芯片叠层结构，该芯片叠层结构包括一第一芯片、一第二芯片及一垂直导线；第二芯片设置于第一芯片之上；垂直导线电性连接第一芯片及第二芯片；垂直导线设置于第一芯片及第二芯片的投影范围之外。

根据本发明的另一方面，提出一种芯片叠层结构的制造方法，该芯片叠层结构的制造方法包括以下步骤：提供一第一芯片；提供一第二芯片；叠层第一芯片及第二芯片；形成一垂直导线，以电性连接第一芯片及第二芯片；垂直导线设置于第一芯片及第二芯片的投影范围之外。

为让本发明的上述内容能更明显易懂，下文特举各种实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示一芯片叠层结构的示意图。

图2绘示另一芯片叠层结构的示意图。

图3绘示另一芯片叠层结构的两层构造的细部构造图。

图4A～图4K绘示芯片叠层结构的制造方法的示意图。

图5绘示图4A～图4D的步骤采用晶圆级工艺的示意图。

图6绘示另一芯片叠层结构的示意图。

图7绘示另一芯片叠层结构的示意图。

图8绘示另一芯片叠层结构的示意图。

图9A～图9F绘示图8的芯片叠层结构的制造方法的流程图。

【主要元件符号说明】

100、200、300、400、500、600：芯片叠层结构

110、210、310、510、610：第一芯片

120、220、320、520、620：第二芯片

130、330、430、531、532、533、534、535、536、630：垂直导线

240：散热板

311、611：第一衬底

311b：待切割区域

312、612：第一水平导线

312a、622a：凹槽

313、613：第一绝缘层

321：第二衬底

322、622：第二水平导线

323、623：第二绝缘层

330a、430a、630a：垂直孔

351、352、651、652：图案化光刻胶层

530：第三芯片

A11、A31：芯片区

A12、A32：导线区

S31、S32、S61、S62：构造

具体实施方式

以下是提出各种实施例进行详细说明，其利用芯片的投影范围以外的垂直导线来形成芯片叠层结构。然而，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略部份元件，以清楚显示本发明的技术特点。

第一实施例

请参照图1，其绘示一芯片叠层结构100的示意图。芯片叠层结构100包括至少二芯片(例如是一第一芯片110及一第二芯片120)及至少一垂直导线(例如是垂直导线130)。第二芯片120设置于第一芯片110之上。垂直导线130电性连接第一芯片110及第二芯片120。垂直导线130设置于第一芯片110及第二芯片120的投影范围之外。