[发明专利]半导体存储装置及其ID 码及上位地址写入方法

说明书

技术领域

本发明涉及一种半导体存储装置，例如快闪存储器或DRAM，以及一种该半导体存储装置的ID码及上位地址写入方法，特别是涉及将多个半导体元件组装于多芯片封装的情况下的上位地址的写入方法。 

背景技术

例如，1个快闪存储器的多芯片封装化，每个半导体芯片需要被分配1个不同的上位地址。为了配置共通的配线给多芯片封装内的半导体芯片的控制脚位与输入/输出脚位，对应的脚位会全部共通地连接。在这个情况下，如果每个半导体芯片没有分配1个上位地址，就无法对1个地址输入做1对1的选择。在此，上位地址指的是彼此相异地被分配到1个多芯片封装中的各半导体芯片的地址范围中的最高有效地址。 

图1是根据现有技术的多芯片封装10的半导体芯片D1～DN的配线状态的剖面图。如图1所示，每个半导体芯片中具有相同名称的脚位会连接到多芯片封装中的1个对应脚位。通常要分辨出1个半导体芯片，每个半导体芯片的芯片致能（/CE）信号脚位（例如，/CE1、/CE2、…、/CEN）会连结到多芯片封装10内的不同的芯片致能（CE）信号脚位。然而，在这个情况下，会额外需要（N-1）个独立的封装脚位。而在本说明书中，表示低电平有效信号时会在信号符号的前方加上“/”来取代符号上的横线。 

另外，专利文献1中揭示一种具有多个半导体芯片的半导体存储装置，其中控制信号由共通连接的输入/输出衬垫与控制衬垫输入，并分别致动通过贯通孔而共通连接的多个个层迭的存储芯片中的一个。半导体芯片包括用来储存自我地址的自我地址部；比较由外部通过输入/输出衬垫输入的选择地址与自我地址并判断两者是否相符的判断部；以及根据判断的结果将输入至自我半导体芯片的控制信号设定为有效或无效的控制信号设定部。然而，此方法会如后所述地仍然具有例如芯片管理的大问题。 

专利文献1：日本专利公报No.2008-077779 

图2是表示写入ID码与上位地址至图1所示多芯片封装10中的每个半导体芯片D1～DN的写入方法的电路图。如图2所示，在例如组装步骤中，每个半导体芯片的多个衬垫通过配线连接至高电平电压VCC导线架或低电平电压VSS导线架，藉此分配上位地址至每个半导体芯片。在上位地址被分配后，每个半导体芯片可以藉由输入适当的地址来分别被适当地选择。在此，衬垫会占据半导体芯片上庞大的面积，因而造成半导体芯片的尺寸增大的问题。 

在专利文献1中，电路的构成是使上位地址在组装步骤前先写入每个半导体芯片，并且能够比较该上位地址与输入的地址。因此不需要特定的衬垫或配线。然而，在组装步骤中，会需要更复杂的控制与芯片管理。对于这点，专利文献1无法提供一种有弹性制造方法。当要写入上位地址时，由晶片测试开始哪一个地址要分配（写入）到哪一个芯片必须依芯片的地址来进行管理，而写入地址的各个芯片必须正确地被捡取以进行组装。这样的管理极为复杂。更甚者，要在组装步骤时芯片被捡取前写入地址至芯片或从芯片读取出写入的地址，每个衬垫必须用探针检测并且供给电源或信号。因此组装步骤变得比单纯的组装更复杂且制造成本提高。 

为了解决上述的问题，本发明的目的是提供一种半导体存储装置及其ID码与上位地址的写入方法，能够分配及写入ID码与上位地址至多芯片封装中的每个半导体芯片，且相比于现有技术并不增加半导体芯片的尺寸。 

发明内容

本发明的第一个方面是提供一种半导体存储装置，与其他半导体存储装置层迭而形成多芯片封装，该半导体存储装置包括：非易失性存储构件，储存ID码与上位地址，其中该ID码在组装处理前写入该非易失性存储构件。 

该半导体存储装置中，该半导体存储装置为快闪存储器，该非易失性存储构件为该快闪存储器的存储单元阵列内的存储型熔丝元件。 

该半导体存储装置中，半导体存储装置为易失性存储装置，且该半导体存储装置还具有有别于该易失性存储装置的非易失性存储构件，用以储存ID码与上位地址。 

该半导体存储装置还包括：第1比较装置，回应由外部装置输入该半导体存储装置并且指示一既定的ID码搜寻的ID码匹配指令；搜寻该半导体存 储装置的该ID码；以及比较该既定的ID码与搜寻的该ID码并输出比较结果。 

该半导体存储装置还包括：第2比较装置，回应切换于两个电平的输入信号与由外部装置输入该半导体存储装置并且指示一既定的ID码搜寻的ID码搜寻指令；计数该输入信号所切换的脉冲数目；当计数值等于该半导体存储装置的该ID码的值时搜寻该半导体存储装置的该ID码；以及比较该既定的ID码与搜寻的该ID码并输出比较结果。