[发明专利]半导体存储装置及其ID 码及上位地址写入方法

权利要求书

1.一种半导体存储装置，与其他半导体存储装置层迭而形成多芯片封装，该半导体存储装置包括：

非易失性存储构件，储存ID码与上位地址，

其中该ID码在组装处理前写入该非易失性存储构件。

2.如权利要求1所述的半导体存储装置，其中该半导体存储装置为快闪存储器，该非易失性存储构件为该快闪存储器的存储单元阵列内的存储型熔丝元件。

3.如权利要求1所述的半导体存储装置，其中半导体存储装置为易失性存储装置，且该半导体存储装置还具有有别于该易失性存储装置的非易失性存储构件，用以储存ID码与上位地址。

4.如权利要求1所述的半导体存储装置，还包括：

第1比较装置，回应由外部装置输入该半导体存储装置并且指示一既定的ID码搜寻的ID码匹配指令；搜寻该半导体存储装置的该ID码；以及比较该既定的ID码与搜寻的该ID码并输出比较结果。

5.如权利要求1所述的半导体存储装置，还包括：

第2比较装置，回应切换于两个电平的输入信号与由外部装置输入该半导体存储装置并且指示一既定的ID码搜寻的ID码搜寻指令；计数该输入信号所切换的脉冲数目；当计数值等于该半导体存储装置的该ID码的值时搜寻该半导体存储装置的该ID码；以及比较该既定的ID码与搜寻的该ID码并输出比较结果。

6.如权利要求4所述的半导体存储装置，其中当该第1比较装置输出这些ID码一致的该比较结果时，该半导体存储装置会转为有效状态，允许接收其他来自该外部装置的指令，一直到该半导体存储装置接收到由该外部装置输入且指示该外部装置的存取结束的ID码释出指令为止，

其中当该第1比较装置输出这些ID码不一致的该比较结果时，该半导体存储装置会转为待命状态，等待该ID码匹配指令或该ID码释出指令。

7.如权利要求5或6所述的半导体存储装置，还包括：

信号输出构件，当该第1或第2比较装置输出这些ID码一致的该比较结果时，输出表示该半导体存储装置为预备的信号。

8.如权利要求4所述的半导体存储装置，其中在多个的该半导体存储装置层迭形成该多芯片封装后，该ID码匹配指令输入该半导体存储装置。

9.如权利要求5所述的半导体存储装置，其中在多个的该半导体存储装置层迭形成该多芯片封装后，该ID码搜寻指令输入该半导体存储装置。

10.如权利要求4所述的半导体存储装置，其中该ID码匹配指令所指示的该既定的ID码储存于该外部装置的存储构件中。

11.如权利要求5所述的半导体存储装置，其中该ID码搜寻指令所指示的该既定的ID码储存于该外部装置的存储构件中。

12.如权利要求1所述的半导体存储装置，其中在晶片测试处理期间，该ID码写入该半导体存储装置的该非易失性存储构件中。

13.如权利要求1所述的半导体存储装置，还包括：

第1寄存构件，当该半导体存储装置通电时，读取并储存由该非易失存储构件所读出的该ID码。

14.如权利要求1所述的半导体存储装置，其中当多个的该半导体存储装置层迭形成该多芯片封装且该半导体存储装置处于有效状态时，该上位地址写入该非易失性存储构件。

15.权利要求14所述的半导体存储装置，还包括：

第2寄存构件，当该半导体存储装置通电时，读取并储存由该非易失存储构件所读出的该上位地址。

16.一种半导体存储装置的ID码及上位地址写入方法，该半导体存储装置层迭而形成多芯片封装，且该半导体存储装置包括储存ID码与上位地址用的非易失性存储构件，

其中该写入方法包括在组装处理前写入该ID码至该非易失性存储构件。

17.如权利要求16所述的写入方法，其中该ID码在该晶片测试处理期间写入该非易失性存储构件。

18.如权利要求16所述的写入方法，还包括：

当多个的该半导体存储装置层迭形成该多芯片封装且该半导体存储装置处于有效状态时，写入该上位地址至该非易失性存储构件。