[发明专利]半导体存储器元件及其测试方法

说明书

技术领域

本发明涉及一种半导体存储器元件及其测试方法。

背景技术

一个典型的半导体存储器元件是由多个存储器晶胞(memory cell)所构成。在制造完成后和进行封装之前，为了确认该半导体存储器元件中是否有缺陷的存储器晶胞，该存储器元件必须进行测试。一个典型的测试存储器元件的方法为写入特定的“0”和“1”的数据类型(pattern)至每一存储器晶胞中，再读取这些晶胞所存储的数据以确认是否出现非预期的值。

图1显示一传统的半导体存储器元件10的架构示意图。参照图1，该半导体存储器元件10包含多个位线对、多条字线WL[0]，WL[1]，WL[2]和设置在该等位线和该等字线的交点的多个存储器晶胞MC，其中每一位线对由一位线BL及一互补位线/BL所组成。该半导体存储器元件10还包含一命令/地址控制器11、一感测信号产生电路12、一行解码器14、一列解码器16以及耦接于这些位线对的一感测放大器单元18和一预充电电路单元19。

图2显示该半导体存储器元件10运作于一测试模式下的时序图。参照图1和图2，该半导体存储器元件10中的该命令/地址控制器11在接收一同步于外部时钟信号XCLK的一第一启动命令CMD1后，通过该行解码器14致能一第一字线WL[0]以开启要写入的存储器晶胞。在该字线WL[0]致能后，该感测信号产生电路12会输出高逻辑电平的感测致能信号SAE以致能该感测放大器单元18和不致能该预充电电路单元19。接着，该命令/地址控制器11接收N个写入命令CMD2以产生N个列选择信号至该列解码器16。该列解码器16根据这些列选择信号以依序将测试数据写入至该字线WL[0]上耦接的多个存储器晶胞MC中。

在写入测试数据至多个存储器晶胞MC后，该命令/地址控制器11接收一预充电命令CMD3以不致能该字线WL[0]。当该字线WL[0]不致能后，该感测信号产生电路12输出低逻辑电平的感测致能信号SAE以不致能该感测放大器单元18和致能该预充电电路单元19。因此，每一位线对间会预充电至一小于一电源电压的电压。

为了将测试数据写入至其他字线上耦接的多个存储器晶胞MC中，该半导体存储器元件10需重复进行上述步骤，例如致能一第二字线WL[1]、产生N个列选择信号以依序写入测试数据至所选择的一位线对、不致能该第二字线WL[1]和对这些位线对间进行预充电。随着位线对和字线数目的增加，该半导体存储器元件10需要花费庞大的写入时间以将测试数据写入至所有的存储器晶胞MC中。

因此，有必要提出一种半导体存储器元件及其测试方法，使得该半导体存储器元件在进入测试模式后能有效减少测试数据的写入时间。

发明内容

本发明的目的是提供一种半导体存储器元件及其测试方法。为了确认一半导体存储器元件中是否有缺陷的存储器晶胞，该存储器元件会进入一测试模式以写入测试数据。接着，该存储器元件会进入正常模式以读取写入的数据。

本发明的半导体存储器元件的一实施例包含多个存储器单元(memory unit)和一命令解码器，其中每一存储器单元包含一存储器阵列和一感测信号产生电路。该存储器阵列包含多对位线对、多条字线、设置于该等位线和该等字线的交点的多个存储器晶胞及多个感测放大器，其中每一感测放大器耦接于每一位线对以根据一感测致能信号锁存该位线对间的数据。该感测信号产生电路用以产生该感测致能信号以致能该等感测放大器和用以停止产生该感测致能信号以不致能该等感测放大器。该命令解码器用以在接收一第一启动命令后产生一第一行致能信号以致能一第一存储器单元中的一第一字线，在接收一组写入命令后产生一组列致能信号以根据该组列致能信号依序写入测试数据至该第一字线上耦接的多个存储器晶胞，在接收一第一预充电命令后停止产生该第一行致能信号以不致能该第一字线，在接收一第二启动命令后产生一第二行致能信号以致能一第二字线，并在接收一第二预充电命令后停止产生该第二行致能信号以不致能该第二字线。该半导体存储器元件选择性地运作于一正常模式或一测试模式。当该半导体存储器元件运作在该测试模式时，该感测信号产生电路在该命令解码器接收该第一启动命令后产生该感测致能信号，在该命令解码器接收该第一预充电命令后维持该感测致能信号的电压值，使得该第二字线致能后该等感测放大器所锁存的数据会直接写入至该第二字线上耦接的多个存储器晶胞中。