[发明专利]半导体存储器元件及其测试方法

权利要求书

1.一种半导体存储器元件，包含：

多个存储器单元(memory unit)，每一存储器单元包含：

一存储器阵列，其包含多对位线对、多条字线、设置于所述位线和所述字线的交点的多个存储器晶胞(memory cell)及多个感测放大器，每一感测放大器耦接于每一位线对以根据一感测致能信号锁存该位线对间的数据；及

一感测信号产生电路，用以产生该感测致能信号以致能所述感测放大器和用以停止产生该感测致能信号以不致能所述感测放大器；以及

一命令解码器，用以在接收一第一启动命令后产生一第一行致能信号以致能一第一存储器单元中的一第一字线，在接收一组写入命令后产生一组列致能信号以根据该组列致能信号依序写入测试数据至该第一字线上耦接的多个存储器晶胞，在接收一第一预充电命令后停止产生该第一行致能信号以不致能该第一字线，在接收一第二启动命令后产生一第二行致能信号以致能一第二字线，并在接收一第二预充电命令后停止产生该第二行致能信号以不致能该第二字线；

其中，该半导体存储器元件选择性地运作于一正常模式或一测试模式，当该半导体存储器元件运作在该测试模式时，该感测信号产生电路在该命令解码器接收该第一启动命令后产生该感测致能信号，在该命令解码器接收该第一预充电命令后维持该感测致能信号的电压值，使得该第二字线致能后所述感测放大器所锁存的数据会直接写入至该第二字线上耦接的多个存储器晶胞中。

2.如权利要求1所述的半导体存储器元件，其中该命令解码器在接收该第二启动命令后产生多个行致能信号以致能多条字线，且所述字线致能后所述感测放大器所锁存的数据会直接写入至所述字线上耦接的所述存储器晶胞。

3.如权利要求2所述的半导体存储器元件，其中每一存储器单元还包含：

一行解码器，用以根据该第一行致能信号和一第一行地址以致能该第一存储器单元中的该第一字线，根据该第二行致能信号和一第二行地址以致能该第一存储器单元中的该第二字线和根据一第三行致能信号和一第三行地址以致能该第一存储器单元中的该第三字线；以及

一列解码器，用以根据该组列致能信号和一组列地址以依序选择一位线对；

其中该第一、第二和第三字线彼此间隔相同条数的字线。

4.如权利要求1所述的半导体存储器元件，其中每一存储器单元还包含：

多个预充电电路，每一预充电电路耦接至每一位线对以在致能时将该位线对间预充电至一小于一电源电压的电压。

5.如权利要求4所述的半导体存储器元件，其中该第一存储器单元和一第二存储器单元中的多个存储器晶胞在写入测试数据后不致能该第一存储器单元和该第二存储器单元中的所述字线，当欲读取所述存储器晶胞时，该半导体存储器元件会进入该正常模式，且该第一存储器单元的一感测信号产生电路和该第二存储器单元的一感测信号产生电路会停止产生感测致能信号以不致能对应的所述感测放大器，而该第一存储器单元的多个预充电电路和该第二存储器单元的多个预充电电路会根据停止产生的感测致能信号而致能。

6.如权利要求4所述的半导体存储器元件，其中该第一存储器单元和一第二存储器单元中的多个存储器晶胞在写入测试数据后不致能该第一存储器单元和该第二存储器单元中的所述字线，该第一存储器单元的该感测信号产生电路和该第二存储器单元的该感测信号产生电路会根据一脉冲信号依序停止产生感测致能信号以不致能对应的所述感测放大器，且该第一存储器单元的多个预充电电路和该第二存储器单元的多个预充电电路会根据该脉冲信号而依序致能。