[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明涉及半导体制作领域，尤其涉及一种45nm以下工艺的具有高质量应力层的半导体结构形成方法。本发明还涉及利用上述方法所形成的半导体结构。

背景技术

随着CMOS集成电路制造技术的发展，集成电路的特征尺寸不断减小；同时，为了不对MOS器件造成损害，集成电路的工作电压也相应的不断减小。为了保证集成电路在较小的工作电压下能够保持较好的性能，目前通常采用的办法是提高载流子的迁移率。因为在栅电极的电压控制下，载流子的迁移率会影响可在掺杂半导体沟道中流动（作为电子或者空穴）的电流或者电荷量；并且还会影响晶体管的开关速度以及转换速度。

提供载流子的迁移率的方法通常是将应力施加于晶体管上，从而引起晶格应变，以提高载流子的迁移率。其中，在纵向方向（即在电流方向）上施加的应力称为张应力，张应力可以提高电子迁移率；在横向方向（即垂直电流方向）上施加的应力称为压应力，压应力可以提高空穴迁移率。

一种提供这种应力的技术为应变记忆技术（Stress Memorization Technique，简称SMT），这种方式通过在沟道区上方施加固有应变的材料（例如氮化硅），并进行退火，从而使应力被记忆在栅极多晶硅或者扩散区中，然后再去除应变材料。

图1~图2为现有采用应力记忆技术形成晶体管的剖面结构示意图。

参考图1，提供半导体衬底100，所述半导体衬底100上形成有晶体管10的栅极101，栅极101两侧的半导体衬底100内形成有晶体管10的源/漏区（图中未示出），所述栅极101两侧还具有侧墙102。

参考图2，在所述半导体衬底100表面形成应力层103，所述应力层103覆盖栅极101的表面和侧壁102。

当所述晶体管10为NMOS晶体管时，所述应力层103可以为拉应力的氮化硅；当所述晶体管10为PMOS晶体管时，所述应力层103可以为压应力的氮化硅。

在形成应力层103后，对所述半导体衬底100进行退火，使应力层103中的应力转移到晶体管10的沟道区。

这样的方法应用到关键尺寸为45nm以下的工艺技术以后，如32nm的技术中，会由于两个晶体管的栅极之间的距离较近，侧墙也具有一定的厚度进一步缩减了其间的距离，而栅极的高度减小不多，所以，由两栅极之间相对的两侧墙构成的开口很窄，且深宽比很大，于是在沉积应力层103的时候，会在这个开口中产生如图3中所示的空洞（Void）20。此处产生的空洞会影响到后续退火阶段的应力转移效果。因而，需要一种办法来解决这个问题，使得上述应变记忆技术能够适应先进的半导体制作工艺的需要。

发明内容

为解决集成电路制作工艺的技术节点缩减到45nm以下应用应变记忆技术时形成应力层时在两相邻栅极之间出现的空洞现象，本发明提出了一种半导体结构的形成方法，包括：

提供半导体衬底；

在所述半导体衬底上形成栅极；

在所述栅极两侧形成上窄下宽的侧墙；

在所述半导体衬底、侧墙和栅极表面形成应力层。

可选的，在所述栅极两侧形成上窄下宽的侧墙的步骤，包括：

在所述栅极的侧壁下部形成第一侧墙，并且所述第一侧墙暴露所述栅极的侧壁上部的至少一部分；

在所述第一侧墙以及为第一侧墙所暴露的栅极侧壁上形成第二侧墙。

可选的，所述形成第一侧墙的步骤包括：

在所述半导体衬底和栅极上形成第一侧墙层；

在第一侧墙层上形成有机涂层，所述有机涂层表面低于所述栅极的上表面，而部分暴露所述第一侧墙层；

进行回蚀，以去除暴露出来的第一侧墙层，露出栅极的部分侧壁；

去除有机涂层，露出剩下的第一侧墙层；

所述形成第二侧墙的步骤，包括：

在所述第一侧墙层和栅极上形成第二侧墙层；

去除栅极上部的第二侧墙层和半导体衬底上的第二侧墙层和第一侧墙层。

可选的，所述第一侧墙层和第二侧墙层的材质为氮化硅。

可选的，所述有机涂层为ODL或者BARC。

可选的，形成有机涂层的方法为旋涂。

可选的，所述有机涂层表面低于所述栅极的一半高度处。

可选的，利用湿法刻蚀来进行所述回蚀。

可选的，所述形成所述第二侧墙层的方法为原子层沉积。

可选的，形成有机涂层之后、进行回蚀之前，对暴露出来的第一侧墙层进行氧离子注入，而后进行退火处理。

可选的，所述应力层为SMT应力层。