[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及一种半导体结构及其制造方法，且特别是涉及一种具导电插塞的半导体结构及其制造方法，可同时使半导体结构的导通电阻降低和击穿电压增加。

背景技术

对半导体业界来说，持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及降低成本，一直是重要的目标。随着半导体产业的发展，高功率元件经常被应用在许多电子元件方面。在高压操作或高功率的电源管理集成电路(Power Management Integrated Circuit，PMIC)产品中，一般可应用横向扩散金属氧化物半导体(Laterally Diffused Metal Oxide Semiconductor，LDMOS)或延伸式漏极金属氧化物半导体(Extended Drain Metal Oxide Semiconductor，EDMOS)作为驱动元件。

导通电阻(On-resistance，Ron)是主宰整个半导体元件性能表现的关键因素之一。导通电阻或特征导通电阻（specific on-resistance，Ron-sp）越低，代表整个元件的功率损耗越低。对电源管理集成电路元件来说，特别是可携式的集成电路元件，导通电阻是非常重要的元件特性。目前已有许多关于改善LDMOS或EDMOS元件特性所作的结构改良(例如改变STI的形状或大小)，但其改善仍十分有限，以导通电阻对击穿电压的比值(Ron/BVD)来说，最多只有改良约5%左右。

发明内容

本发明的目的在于提供一种半导体结构及其制造方法，以降低其导通电阻，特别是利用一导电插塞的形成以同时使半导体结构的导通电阻降低和击穿电压增加，进而提升应用元件的特性表现。

为达上述目的，根据本发明的一方面，提出一种半导体结构，包括第一导电型的一基板；第二导电型的一深阱，形成于基板内并由基板表面向下扩展；第一导电型的一第一阱，由基板表面向下扩展并形成于深阱内；第二导电型的一第二阱，于深阱内由基板表面向下扩展并与第一阱相隔一距离；一栅极，形成于基板上并位于第一阱和第二阱之间；一绝缘物，由基板表面向下扩展并形成于栅极与第二阱间；一导电插塞(conductive plug)，包括电连接的一第一部分和一第二部分，其中第一部分与栅极电连接，第二部分延伸于绝缘物里。

根据本发明的另一方面，提出一种半导体元件的制造方法，包括：

提供第一导电型的一基板；

形成第二导电型的一深阱于基板内，并由基板表面向下扩展；

形成第一导电型的一第一阱，由基板表面向下扩展并形成于深阱内；

形成第二导电型的一第二阱于深阱内，由基板的表面向下扩展并与第一阱相隔一距离；

形成一绝缘物，由基板的表面向下扩展并一部分形成于第二阱处；

形成一栅极于基板上，并位于第一阱和第二阱之间，且绝缘物的另一部分对应于栅极的下方；

形成一导电插塞(conductive plug)包括电连接的一第一部分和一第二部分，其中第一部分与栅极电连接，第二部分则延伸至绝缘物里。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图，作详细说明如下：

附图说明

图1为本发明一实施例的并联式的横向扩散金属氧化物半导体(LDMOS)元件的示意图；

图2为本发明另一实施例的横向扩散金属氧化物半导体(LDMOS)元件的局部示意图；

图3为本发明又一实施例的横向扩散金属氧化物半导体(LDMOS)元件的局部示意图；

图4A、图4B，其分别为操作实施例的图1和图2的LDMOS元件时，其电流路径的示意图；

图5A、图5B，其分别为操作实施例的图1和图2的LDMOS元件时，其发生击穿电压的示意图；

图6A、图6B、图6C，其分别为实施例的LDMOS元件的导电插塞与栅极接触的三种分布态样的上视图。

主要元件符号说明

1、2、3：LDMOS元件

10、20、30：基板

11、21、31：深阱

102：埋层

13：P型阱

132：P型掺杂区

14：N型阱

142、242：N型场

15、25、65：栅极

150、250：通道区域

152、252a-252c：电荷累积区域

17：浅沟槽隔离物