[发明专利]半导体存储器件及其制造方法

说明书

相关申请的交叉引用

本申请要求于2011年4月26日提交至韩国专利局的韩国申请No.10-2011-0038998的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及半导体存储器件及其制造方法，尤其涉及一种具有三维(3D)结构的半导体存储器件及其制造方法。

背景技术

当快闪存储器件工作时，若大量电流从多个位线流向耦接到公共源极线的源极接触插塞时，则出现源极线弹跳现象(bouncing phenomenon)，其中公共源极线的电压由于源极接触插塞的电阻而发生偏移。源极线弹跳现象使快闪存储器件的特性退化。下文将详细描述由于源极线弹跳现象导致的快闪存储器件特性的退化。

快闪存储器件的存储器单元阵列包括多个存储串。每个存储串包括串联耦接的存储器单元。此外，存储串的漏极耦接到位线。耦接到各个位线的多个存储串通过源极接触插塞共同耦接到公共源极线。此外，形成存储串的每个存储器单元的栅极耦接到字线。

为了在选中的存储器单元中写入数据，在设定的次数内重复地执行编程操作和验证操作，直到完成对所选存储器单元的编程为止。在验证操作中，耦接到选中的存储器单元的位线的电压被预充电至高电平。接着，通过向耦接到选中的存储器单元的字线施加验证电压，根据位线的电压是否改变来确定选中的存储器单元是否被编程。即，当选中的存储器单元的阈值电压为验证电压或更高(即，选中的存储器单元已被编程)时，位线的电压保持在高电平。若选中的存储器单元的阈值电压未到达验证电压(即，选中的存储器单元尚未被编程)，则将位线耦接到公共源极线并因此使位线的电压从预充电电平放电到接地电压。此时，若公共源极线的电压由于对公共源极线和耦接到位线的存储串进行耦接的源极接触插塞的电阻而升高，则选中的存储器单元的源极电压也升高。取决于耦接到字线的未选择的存储器单元的编程状态，公共源极线的电压可能发生偏移。

例如，若对处于其中耦接到字线的所有未选中的存储器单元均未被编程的状态下的选中的存储器单元执行验证操作，则公共源极线的电压会升高。因此，选中的存储器单元可能被验证为已编程，因为，尽管选中的存储器单元未被编程，但是位线的电压没有从预充电电平放电。可以通过随后的编程操作对耦接到字线的所有未选中的存储器单元进行编程。在这种情况下，若对所选存储器单元执行读取操作，则所选存储器单元的阈值电压可被读出为低于验证操作中的电压，因为与未选中的存储器单元没有被编程时的噪声相比，由于公共源极线而引起的噪声减小。

会出现编程不足的单元，所述编程不足的单元被确定为已被编程了，但是由于如上述其中公共源极线的电压根据外围单元的编程状态而被偏移的源极线弹跳现象，所述单元尚未编程。对于特定的编程状态，编程不足的单元增加了存储器单元的阈值电压分布宽度。根据耦接到公共源极线的源极接触插塞的电阻的增大，上述导致快闪存储器件的特性退化的源极线弹跳现象会变得更为严重。

在其中将存储器单元在垂直于半导体衬底的方向上层叠以增大存储器单元的集成度的3D结构的半导体存储器件中，在结构特性方面，将多个单元串共同耦接到具有高电阻的源极接触插塞。因此，在3D结构的半导体存储器件中，源极线弹跳现象变得更为严重。于是，需要一种改善源极线弹跳现象的方法。

发明内容

本发明的例示性实施例涉及一种可以改善源极线弹跳现象的具有3D结构的半导体存储器件及其制造方法。

根据本发明的一个方面，一种半导体存储器件包括：多个存储块，所述多个存储块被形成于包括源极区的衬底之上并由缝隙彼此隔开；多个位线，所述多个位线耦接到存储块的串并被设置在存储块之上；以及形成于缝隙内的源极接触线，所述源极接触线分别耦接到源极区并被设置在与多个位线交叉的方向上。

根据本发明的另一个方面，一种制造半导体存储器件的方法包括以下步骤：在包括源极区的衬底之上形成由缝隙彼此隔开的多个存储块；形成设置在缝隙内并分别耦按到源极区的源极接触线；以及，在包括源极接触线的结构之上形成多个位线。

附图说明

图1为半导体存储器件的平面图；

图2A为沿图1的线‘A’截取的所述半导体存储器件的截面图；

图2B为沿图1的线‘B’截取的所述半导体存储器件的截面图；

图3为根据本发明第一实施例的半导体存储器件的平面图；

图4为图3中部分‘C’的示意性透视图；

图5A至图11A为平面图，示出制造根据本发明第一实施例的半导体存储器件的方法；