[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明是有关于半导体结构及其制造方法，特别是有关于高压操作的半导体结构及其制造方法。

背景技术

在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。对于高压或超高压操作的半导体元件来说，夹止电压(pinch-off voltage)受通道宽度的控制，而通道长度则会影响夹止能力(pinch capability)。在一般的形成夹止通道的方法中，举例来说，是利用不同深度、浓度的掺杂阱形成交错的垂直通道，然而此种技术需控制掺杂能量与热工艺，而使其元件可靠度与重现度受限。因此，如何提高元件的电性可靠度，实为业界努力目标之一。

发明内容

本发明是有关于半导体结构及其制造方法。半导体结构中具有多个通道区，第一阱的各个指状区两侧皆被第二阱的通道区所夹置，可提高通道的夹止能力，也可减少应用元件制作过程中的热效应(thermal effect)，而使应用元件具有更稳定的电子特性。

本发明提出一种半导体结构，包括一第一导电型的一衬底；一第二导电型的一深阱，形成于衬底内并由衬底表面向下扩展；第一导电型的一第一阱，是由衬底表面向下扩展并形成于深阱内，第一阱包括一块状区(blockregion)和连接块状区一端的多个指状区(finger regions)；和第二导电型的一第二阱，是于深阱内由衬底的表面向下扩展并邻接第一阱，且第二阱包括多个通道区与该多个指状区交错设置，以间隔开该多个指状区。

本发明提出一种半导体结构的制造方法。首先提供具一第一导电型的一衬底；接着，形成具一第二导电型的一深阱于衬底内，并由衬底表面向下扩展；形成具第一导电型的一第一阱于深阱内，且由衬底表面向下扩展，第一阱包括一块状区(block region)和连接块状区的一端的多个指状区(finger regions)；并形成具第二导电型的一第二阱于深阱内，且由衬底表面向下扩展并邻接第一阱，该第二阱包括多个通道区与该多个指状区交错设置，以间隔开该多个指状区。

本发明提出一种半导体结构的操作方法。首先提供一半导体结构，除上述结构更包括一第一掺杂电极区、一第二掺杂电极区和一第三掺杂电极区，是由衬底表面向下扩展，且第一和第三掺杂电极区并形成于第一阱的块状区内且该第一掺杂电极区邻近该多个指状区，第二掺杂电极区形成于深阱内且与第一掺杂电极区相隔一距离，其中第一和第二掺杂电极区为第二导电型，第三掺杂电极区为第一导电型。操作时可施加一逆向偏压于第一掺杂电极区或第三掺杂电极区，以关闭该半导体结构。

下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A为本发明实施例的一种半导体结构的上视图。

图1B为图1A的局部放大图。

图2为本发明实施例的另一种半导体结构的局部放大上视图。

图3为沿图2中剖面线AA′所绘制的剖面图。

图4为沿图2中剖面线BB′所绘制的剖面图。

图5A和图5B分别为一半导体结构于开启状态与关闭状态的示意图，施加一逆向偏压于P型栅极可使半导体结构关闭。

图6为对元件施加不同的逆向偏压于栅极，所测量的漏极电流与漏极电压的关系曲线图。

图7A和图7B分别为一半导体结构于开启状态与关闭状态的示意图，施加一逆向偏压于N型源极可使半导体结构关闭。

图8为不同漏极电压下，对元件施加不同的逆向偏压于源极与所测量到的漏极电流的曲线图。

图9A至图16B绘示根据一实施例的半导体结构的工艺。其中，图9A、图10A、图11A、…图16A是绘示沿图2半导体结构的剖面线AA′的剖面图；图9B、图10B、图11B、…图16B是绘示沿图2半导体结构的剖面线BB′的剖面图。

【主要元件符号说明】

10、20：半导体结构

21：衬底

22：深阱

13、23：第一阱

131、231：块状区

132、232：指状区

14、24：第二阱

242：通道区

15、25：第一掺杂电极区

16、26：第二掺杂电极区

17、27：第三掺杂电极区

31：介电结构

321：顶部区域

322：坡度区域

33：层间介电层

35：第一电极

36：第二电极

37：第三电极