[发明专利]半导体集成电路及其驱动方法

说明书

相关申请的交叉引用

本申请要求于2011年10月20日提交的韩国专利申请No.10-2011-0107587的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体设计技术，更具体而言，涉及一种包括延迟锁定环(DLL)的半导体集成电路及其驱动方法。

背景技术

通常，诸如DDR SDRAM(双数据速率同步DRAM)的半导体集成电路包括DLL，DLL被配置成使内部时钟信号和外部时钟的相位相等，以便补偿当在内部使用从外部输入的外部时钟信号时由内部电路所导致的时间延迟。更具体而言，DLL接收外部时钟信号，补偿在实际的时钟通道和数据通道中的延迟部分，并提前施加负的延迟以使得从半导体集成电路输出的数据可以与外部时钟信号同步。

图1是现有的半导体集成电路的配置图。

参见图1，现有的半导体集成电路100包括输入缓冲器110、DLL 120和输出驱动器130。输入缓冲器110被配置为生成内部时钟信号ICLK，所述内部时钟信号ICLK对应于经由第一焊盘PAD1输入的外部时钟信号ECLK。DLL 120被配置为生成与内部时钟信号ICLK相对应的DLL时钟信号DLLCLK。输出驱动器130被配置为将与DLL时钟信号DLLCLK同步的数据SYNC_DATA输出至第二焊盘PAD2。

图2是图1所示的DLL 120的内部配置图。

参见图2，DLL 120包括延迟线121、复制延迟器123、相位比较器125和控制信号发生器127。延迟线121被配置为，响应于延迟控制信号CTRL_DELY将内部时钟信号ICLK延迟用于锁定时钟信号的延迟时间，并输出DLL时钟信号DLLCLK。复制延迟器123被配置为，将DLL时钟信号DLLCLK延迟一延迟时间D3，所述延迟时间D3与经过时钟通道和数据通道的实际延迟相等，并且复制延迟器123输出反馈时钟信号FBCLK。相位比较器125被配置为，将内部时钟信号ICLK的相位与反馈时钟信号FBCLK的相位进行比较，以输出比较信号UP/DN。控制信号发生器127被配置为，响应于比较信号UP/DN而生成延迟控制信号CTRL_DELY。

这里，与经过时钟通道和数据通道的实际延迟相等的延迟时间D3通常被称为复制延迟时间。模型化的延迟时间D3被定义为延迟时间D1与延迟时间D2之和(D3＝D1+D2)，延迟时间D1与从第一焊盘PAD1接收外部时钟信号ECLK直到生成内部时钟信号ICLK为止经过通道的实际延迟相等，延迟时间D2与直到向第二焊盘PAD2输出与DLL时钟信号同步的数据SYNC_DATA为止经过通道的实际延迟相等。

下文中，将说明以此方式所配置的半导体集成电路100的操作。

在初始驱动期间，当外部时钟信号ECLK经由输入缓冲器单元110缓冲并作为内部时钟信号ICLK传送给延迟线121时，延迟线121旁通内部时钟信号ICLK。

随后，复制延迟器123将从延迟线121输出的DLL时钟信号DLLCLK延迟所述复制延迟时间D3，并将延迟的DLL时钟信号输出给相位比较器125。

相位比较器125将从输入缓冲器单元110输出的内部时钟信号ICLK的相位与从复制延迟器123输出的反馈时钟信号FBCLK的相位进行比较。控制信号发生器127响应于从相位比较器125输出的比较信号UP/DN而生成延迟控制信号CTRL_DELY，并将延迟控制信号CTRL_DELY输出至延迟线121。

因此，延迟线121响应于延迟控制信号CTRL_DELY而将内部时钟信号ICLK延迟期望的延迟时间，并输出DLL时钟信号DLLCLK。

当重复上述的一系列操作并且内部时钟信号ICLK和反馈时钟信号FBCLK的相位彼此同步作为相位比较器125的比较结果时，延迟线121的第一延迟时间被锁定。图3示出了这一点。

参见图3，可以看出：内部时钟信号ICLK和反馈时钟信号FBCLK彼此同步。此时，与内部时钟ICLK相比，DLL时钟信号DLLCLK被延迟了第一延迟时间(N＊tCK-D3)用于锁定。

另外，在用于获得锁定的第一延迟时间(N＊tCK-D3)之后，延迟线121被确定，即在完成了跟踪过程之后，在每个期望的时段执行更新过程。执行更新过程以补偿由于噪声等而可能在DLL时钟信号DLLCLK中出现的抖动。通过重复上述跟踪过程来执行更新过程。

半导体集成电路100可以展现稳定的操作性能，因为输出数据与外部时钟信号ECLK同步。