[发明专利]半导体结构及其制造方法及制造第一和第二半导体器件的方法

说明书

技术领域

本申请通常及半导体器件，更具体地说，涉及一种高介电常数电金属栅极器件与氧化物-多晶硅栅极器件的组合衬底及其制造方法。

背景技术

在过去的几十年里，半导体产业在集成电路(IC)领域迅速增长。微电子的进步是需要更小且更复杂的集成电路背后的驱动力。半导体产业采用了多种策略来应对减小集成电路尺寸的极速增长的需求。一种方法是减少集成电路器件中(比如晶体管)栅极的二氧化硅绝缘材料的厚度。这种方法已经使用了数十年。但在出现漏电前二氧化硅绝缘材料的厚度只能减少到一定程度。

近年来，另外一种方法包括使用高介电常数电介质和金属栅极来形成高介电常数金属栅极。高介电常数电介质为具有比二氧化硅更高的介电常数的电介质。当使用相同厚度的绝缘材料时，高介电常数电介质可以比二氧化硅存储更多的电荷。因此，特别在用于低功率/低电压应用的集成电路中，使用高介电常数电介质可实现可靠性增加和漏电减少。但是，当设计需要使用高功率/高电压应用时，仍然偏好使用二氧化硅栅极。

随着对相同芯片上低功率/低电压和高功率/高电压应用的偏好，需要高介电常数金属栅极器件和氧化物-多晶硅栅极器件的组合衬底。此外，需要在单个过程中制造这些组合衬底器件。

发明内容

根据本发明的一方面，提供一种半导体结构，包括：

带有浅沟槽隔离构造(shallow trench isolation formation)的半导体衬底；

在所述半导体衬底上形成的具有高介电常数金属栅极的第一器件；以及

在所述半导体衬底上形成的具有氧化物-多晶硅栅极的第二器件；

其中所述第一器件和所述第二器件由所述浅沟槽隔离构造分隔开。

优选地，使用高介电常数电介质和金属形成所述高介电常数金属栅极。

优选地，所述氧化物-多晶硅栅极包括厚氧化物层、多晶硅层及硅化物层。

优选地，使用具有仿真氧化物(dummy oxide)和多晶硅层的替代栅极制造所述高介电常数金属栅极。

优选地，所述仿真氧化物和多晶硅层提供所述氧化物-多晶硅栅极的所述厚氧化物层和所述多晶硅层。

优选地，所述半导体结构还包括：

第一垫片(spacer)，所述第一垫片垂直附在所述高介电常数金属栅极的每个侧壁上及所述半导体衬底的表面上；以及

第二垫片，所述第二垫片垂直附在所述氧化物-多晶硅栅极的每个侧壁上及所述半导体衬底的表面上。

优选地，所述半导体结构还包括：

在所述高介电常数金属栅极的每个侧面植入所述半导体衬底内的第一源区/漏区；其中所述第一源区/漏区与所述第一垫片的基底横向对齐；以及

在所述氧化物-多晶硅栅极的每个侧面植入所述半导体衬底内的第二源区/漏区；其中所述第二源区/漏区与所述第二垫片的基底横向对齐。

优选地，所述半导体结构还包括：

在所述半导体衬底上形成的硅化物层；所述硅化物层用作所述第一源区/漏区和所述第二源区/漏区的接头。

优选地，所述半导体结构还包括：

在所述硅化物层上沉积的氮化物层，所述氮化物层包裹住所述氧化物-多晶硅栅极。

优选地，通过化学机械抛光使所述氮化物层平坦化(planarize)，从而露出所述氧化物-多晶硅栅极的顶面。

根据本发明的一方面，提供一种方法，所述方法包括：

在半导体衬底中的第一器件区域和第二器件区域之间内形成浅沟槽隔离(STI)构造；

在所述半导体衬底的表面上形成仿真层；

利用所述仿真层上的蚀刻技术(etching process)在第一器件区域上形成第一栅极图案及在第二器件区域上形成第二栅极图案；所述第一栅极图案提供仿真栅极，所述第二栅极图案提供氧化物-多晶硅栅极；

将所述仿真栅极从所述半导体衬底的表面去除，从而形成了一个空腔(empty shell)；以及

利用高介电常数电介质和金属在所述空腔内形成高介电常数金属栅极。

优选地，形成所述高介电常数金属栅极包括：

在所述空腔的底部和侧壁上进行高介电常数沉积，从而沿所述空腔的底部和侧壁形成薄层的高介电常数电介质；

在所述高介电常数沉积后进行金属沉积，从而填充所述空腔的剩余部分；以及

进行化学机械抛光从而使所述金属的顶面平坦。

优选地，所述仿真层包括厚氧化物层、多晶硅层及氮化物层。