[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明是有关于一种半导体结构及其形成方法，特别是有关于金属氧化物半导体结构及其形成方法。

背景技术

在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。近年节省能源IC为半导体结构发展重点之一，能源管理IC常用LDMOS或EDMOS作为开关。

举例来说，为了提高半导体结构例如横向双扩散金属氧化半导体(LDMOS)或延伸漏极金属氧化半导体(EDMOS)的击穿电压(breakdown voltage；BVdss)，一种方法是降低漏极区的掺杂浓度并增加漂移长度。然而，此方法会提高半导体结构的特定开启电阻(Ron，sp)，使得BVdss与Ron，sp无法同时改善。

发明内容

本发明是有关于一种半导体结构及其形成方法，半导体结构具有优异的效能且制造成本低。

依据本发明一个实施例，本发明提供了一种半导体结构。半导体结构包括第一半导体区、第二半导体区、介电结构与栅电极层。第一半导体区包括第一掺杂区与第二掺杂区。第一半导体区、第一掺杂区与第二掺杂区具有第一导电型。第二半导体区包括第三掺杂区。第二半导体区与第三掺杂区具有相反于第一导电型的第二导电型。第二掺杂区邻接在第一掺杂区与第三掺杂区之间。第二掺杂区具有掺杂扩散部。掺杂扩散部从第二掺杂区的顶部向第三掺杂区延伸。掺杂扩散部具有第一导电型。介电结构位于第一半导体区与第二半导体区上。栅电极层位于介电结构上。

依据本发明一个实施例，本发明还提供了一种半导体结构的形成方法。方法包括以下步骤。形成第一半导体区于衬底中。第一半导体区包括第一掺杂区与第二掺杂区。第一半导体区、第一掺杂区与第二掺杂区具有第一导电型。形成第二半导体区于衬底中。第二半导体区包括第三掺杂区。第二半导体区与第三掺杂区具有相反于第一导电型的第二导电型。第二掺杂区邻接在第一掺杂区与第三掺杂区之间。第二掺杂区具有掺杂扩散部。掺杂扩散部从第二掺杂区的顶部向第三掺杂区延伸。掺杂扩散部具有第一导电型。形成介电结构于第一半导体区与第二半导体区上。形成栅电极层于介电结构上。

下文特举一些实施例，并配合所附图式，作详细说明如下：

附图说明

图1至图4绘示根据一实施例的半导体结构及其形成方法。

图5绘示根据一实施例的半导体结构的上视图。

图6绘示根据一实施例的半导体结构的剖面图。

图7绘示根据一实施例的半导体结构的剖面图。

图8绘示根据一实施例的半导体结构的上视图。

图9绘示根据一实施例的半导体结构的剖面图。

图10绘示根据一实施例的半导体结构的剖面图。

图11绘示根据一实施例的半导体结构的上视图。

图12绘示根据一实施例的半导体结构的剖面图。

图13绘示根据一实施例的半导体结构的上视图。

【主要半导体元件符号说明】

102：衬底

104、204、304：第一半导体区

106：阱区

108：第一掺杂区

110、210、310、410：第二掺杂区

112：第二半导体区

114：第三掺杂区

116、216、316、416：介电结构

118、218、318、418：栅电极层

120：顶掺杂区

122：掺杂扩散部

124：第一介电层

126：第二介电层

128、228、328、428、528：场板掺杂区

130、230、330、430：第一重掺杂接触

132、232、332、432：第二重掺杂接触

134、234、334、434：第三重掺杂接触

136：绝缘结构

338：凸出部

S：底表面

T1、T2：厚度

具体实施方式

图1绘示根据一实施例的半导体结构的剖面图。半导体结构包括衬底102。举例来说，衬底102包括但不限于绝缘层上覆硅(SOI)、外延材料或非外延材料。

第一半导体区104位于衬底102上。第一半导体区104可包括阱区106、第一掺杂区108、第二掺杂区110与顶掺杂区120。顶掺杂区120形成于第一掺杂区108与第二掺杂区110的顶部份中。