[发明专利]封装件结构、封装基板结构及其制法

说明书

技术领域

本发明涉及封装件结构、封装基板结构及其制法，特别是关于一种以打线方式电性连接芯片的封装件结构、封装基板结构及其制法。

背景技术

在现行以焊线电性连接半导体芯片并承载该半导体芯片的封装基板或导线架的结构中，该半导体芯片的表面上形成有电极垫(electronic pad)，该封装基板也具有相对应的打线垫，而导线架具有相对应的导脚；将该芯片接置于该封装基板的置晶区上或导线架的置晶座上后，再以焊线(金线)电性连接芯片的电极垫与封装基板的打线垫或导线架的导脚，以电性连接芯片与封装基板或导线架。

有关以封装基板作载件的封装工艺中，一般于打线工艺之前，会先于该封装基板的打线垫上电镀如镍/金材的表面处理层，以提升该金线与该打线垫之间的电性耦合结合力，且可防止该打线垫氧化。而目前电镀表面处理层的工艺种类繁多，大致可分为有电镀线与无电镀线。

如图1A及图1A’所示，其为现有有电镀线的电镀工艺，通过于一具有置晶区A与线路层11的基板本体10上先形成一绝缘保护层12，且该绝缘保护层12形成有多个开孔120，以令各该打线垫110外露于各该开孔120。其中，该线路层11具有多个导电迹线11a与多个导电盲孔11b，各该导电迹线11a具有邻近该置晶区A的打线垫110与远离该置晶区A的一端以连接导电盲孔11b，连接该导电盲孔11b的一端并具有延伸至基板本体10边缘的电镀线111，再将该基板本体10每一侧的多个电镀线111连接至一电镀总线(或称共享电镀导线，图未示)。

接着，将具有呈矩阵式排列的多个基板本体10构成的版面置入电镀槽(图未示)中，进行电镀工艺，使电流通过各该电镀总线，以经由各该电镀线111分别输送电流，而于各该打线垫110上以形成表面处理层14，再移除各该电镀总线。

然而，现有电镀工艺中，需于各该导电迹线11a上设计一电镀线111，而于电镀工艺完成后，各该电镀线111仍保留于该基板本体10边缘上，所以当封装基板结构1应用于高频且电性效能较大的产品时，各该导电迹线11a的信号传递容易受到该些电镀线111的相互干扰而造成串音(cross-talk)现象，致使产品发生信号传输失真或不佳的问题。

因此，业界遂提出一种无电镀线(no plating line，NPL)的电镀方法，可参阅中国台湾专利第I223426号或如图1B所示，其先在一基板本体10’上覆盖一导电膜13，再于该导电膜13上形成第一阻层12a，以电镀形成线路层11’；然后再形成第二阻层12b；接着，借由导电膜13进行电镀工艺，以于该打线垫110’上电镀形成表面处理层14’；之后移除该第一与第二阻层12a，12b及其所覆盖的导电膜13。借由导电膜13取代多个电镀线，以避免发生串音现象。

然而，现有无电镀线的电镀方法中，需进行两次阻层的图案化工艺，因阻层及光罩的材料费与曝光、显影工艺所用的设备费均非常昂贵，导致NPL  艺的制作成本过高，且工艺冗长，所以不符合经济效益。

之后进行接置芯片16工艺于封装基板上时，会先于该置晶区A的绝缘保护层12上形成胶层15以结合该芯片16。然而，以图1A’为例，当芯片16压合该胶层15时，该胶层15会受到该芯片16挤压而向外溢出，因而污染位于该置晶区A周围的打线垫110，导致封装基板结构1的电性连接不良。

再者，若增加该打线垫110与该置晶区A之间的距离D，虽可避免该打线垫110受到胶材的污染，但需增加该基板本体10的面积而使封装基板结构1无法满足微小化的需求，且因须布设电镀线111而缩小该线路层11的布线空间而限制布线的弹性化。

另外，增加该打线垫110与该置晶区A之间的距离D，势必增加打线工艺的金线(图未示)长度，因而提高材料成本，而使产品制造成本增加。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明的其中一目的在于提供一种封装件结构、封装基板结构及其制法，以避免串音现象发生。

本发明的另一目的在于提供一种封装件结构、封装基板结构及其制法，以降低成本、满足微小化的需求与提升布线的弹性化。