[发明专利]异质结1T-DRAM单元结构及其制备方法

说明书

技术领域

本发明涉及一种DRAM结构及其制备方法，尤其涉及一种异质结1T-DRAM单元结构及其制备方法。

背景技术

随着半导体集成电路器件特征尺寸的不断缩小，传统1T（单晶体管） embedded DRAM（随机存储器）单元为了获得足够的存储电容量（一般要求30fF/cell），其电容制备工艺（stack capacitor或者deep-trench capacitor）将越来越复杂，并且与逻辑器件工艺兼容性越来越差。因此，与逻辑器件兼容性良好的无电容DRAM（Capacitorless DRAM）将在VLSI中高性能embedded DRAM领域具有良好发展前景。其中 1T-DRAM（one transistor dynamic random access memory）因其cell size只有4F2而成为目前Capacitorless DRAM的研究热点。 1T-DRAM一般为一个SOI浮体（floating body）晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0”，这时衬底效应消失，阈值电压恢复正常。开启电流增大。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。（Ohsawa, T.; et al. Memory design using a one-transistor gain cell on SOI, Solid-State Circuits, IEEE Journal, Nov 2002, Volume: 37 Issue:11 , page: 1510 – 1522）。

目前，研究得最多的1T-DRAM是基于SOI（Silicon-on-Insulator）的结构，由于埋氧层的存在，可以有效实现体区孔穴积累，增大了读“0”和读“1”之间输出电流差额，即增大了信号裕度（margin）。但基于SOI结构的1T-DRAM主要存在以下三方面问题：1、体区电势受体区与源和漏的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小（一般只有0.3V左右），这使得读出的信号电流较小。2、自加热效应，由于SiO2的热导率远低于Si的热导率，这种浮体式（Floating Body）的1T-DRAM器件存在不易散热的问题，严重时会导致器件失效。3、碰撞电离受体漏势垒控制，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区，以增大碰撞电离效应，增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。

目前，另一种研究得较多的1T-DRAM是基于Nwell埋层的结构1T-DRAM，它不再使用SOI衬底，而使用体硅衬底，在体硅衬底中制备Nwell埋层，这样有效克服了自加热效应。但这种结构还存在如下问题：1、Nwell埋层需要引出接正电压，以使1T-DRAM的P型体区和Nwell埋层所存在的PN结反偏，但如果正电压过高，又会造成Nwell埋层和源漏区域的N+连通，造成1T-DRAM器件失效。2、由于体区孔穴积累在对衬底一边是依靠一个反偏的PN结来抑制孔穴流失，而PN结存在反偏漏电流，这种孔穴流失抑制效果不如SOI结构来得好，从而减小了retention time。3、同基于SOI的1T-DRAM结构一样，体区电势受体区与源和漏的孔穴势垒限制，由于常规硅半导体禁带宽度有限，体电势的变化受到限制，阈值电压的变化较小（一般只有0.3V左右），这使得读出的信号电流较小。4、同基于SOI的1T-DRAM结构一样，碰撞电离受体漏势垒控制，应采用比常规硅半导体禁带宽度更窄的半导体作为漏区，以增大碰撞电离效应，增大体区孔穴产生速率，增大1T-DRAM单元的读写速率。

发明内容

为解决上述现有技术中的问题，本发明提供了一种异质结1T-DRAM单元结构，包括硅衬底、空洞层、P型硅层、栅极、源区和漏区，所述P型硅设于空洞层和栅极之间，所述空洞层设于硅衬底和P型硅之间，所述空洞层通过与栅极的自对准设于所述P型硅之下，所述源区为N⁺型-Si_1-XC_X层，其中x为0.001—0.1，所述漏区为N⁺型-Si_1-yGe_y层，其中y为0.01—1，所述空洞层上形成碳硅-硅-锗硅异质结。

在本发明的一个较佳实施方式中，硅衬底为P型硅衬底。