[发明专利]叠层式半导体组件制备方法

说明书

技术领域

本发明是关于一种半导体组件的制备方法，尤指一种叠层式半导体组件的制备方法，其中该组件包括半导体元件、散热座、黏着层、被覆穿孔及增层电路。

背景技术

改善效能及降低尺寸与重量仍是电子系统领域持续追求的目标。目前已提出许多符合上述需求的技术方案，其通过使用不同结构、材料、设备、工艺节点及制备方法，以兼顾提高效能、实时上市及降低成本的考虑。在所有技术方案中，封装层级的技术创新被认为是最符合经济效益且最不耗时的选择。此外，当欲进一步将芯片尺寸降至纳米等级以下时，材料、设备及工艺开发等昂贵费用将导致该技术面临极大瓶颈，因此目前已着重于封装技术，以适应更智能且更微小装置的需求。

如球门阵列封装(BGA)及方形扁平无引脚封装(QFN)的塑料封装通常是每一封装体中包含一枚芯片。为了提供更多功能并将信号延迟现象降至最低，目前可行的方式是将多枚芯片叠层在一封装体中，以缩短连线长度并维持最小足印(footprint)。例如，迭置具有各自存储器芯片的移动处理器晶粒，以改善元件速度、足印及功率消耗。此外，在模块中迭置多枚芯片的方式，可在不同工艺节点提供包括逻辑、记忆、模拟、RF、整合型被动元件(IPC)及微机电系统(MEMS)等不同功能芯片，如28纳米高速逻辑及130纳米模拟。

虽然文献已报导许多三维封装结构，但仍有许多效率相关的缺失尚待改善。例如，在有限空间中迭置多个元件往往会面临到元件间噪声干扰(如电磁干扰)等不理想状况。据此，当元件进行高频率电磁波信号传输或接收时，上述问题将不利于叠层元件的信号完整性。此外，由于半导体元件在高温操作下易产生效率衰退甚至立即故障的问题，因此包裹于热绝缘材料(如介电材料)内的芯片所产生的热聚集会对组件造成严重损害。据此，目前亟需发展一种可解决电磁干扰问题、加速散热效果并维持低制作成本的叠层式半导体组件。

Eichelberger的美国专利(专利案号5,111,278)公开了一种三维叠层式的多芯片模块，其是将半导体芯片设置于平坦衬底上，并使用封装材料进行密封，其中该封装材料具有形成于连接垫上的盲孔。设置于封装材料上的导电图案延伸至显露的打线垫，以从模块上表面连接该些半导体芯片。该模块布有被覆穿孔，以连接上下电路，进而达到嵌埋式芯片的三维叠层结构。然而，大部分塑料材料的导热性偏低，因此该塑料组件会有热效率差且无法对嵌埋芯片提供电磁屏蔽保护作用的缺点。

Mowatt等人的美国专利(专利案号5,432,677)、Miura等人的美国专利(专利案号5,565,706)、Chen等人的美国专利(专利案号6,680,529)及Sakamoto等人的美国专利(专利案号7,842,887)公开了多种嵌埋式模块，以解决制作合格率及可靠度问题。然而，该些专利所提出的方案都无法对散热问题提出适当的解决方式，或者无法对嵌埋式芯片提供有效的电磁屏蔽保护作用。

Hsu的美国专利(专利案号7,242,092)及Wong的美国专利(专利案号7,656,015)公开了一种组件，其是将半导体芯片容置于底部具有金属层的凹穴中，以加速嵌埋芯片的散热效果。除了该结构底部金属层散热效果有限的问题外，由于衬底上的凹穴是通过对衬底进行激光或等离子体刻蚀而形成，因此其主要缺点还包括形成凹穴时导致产量偏低及成本偏高的问题。

Enomoto的美国专利(专利案号7,777,328)公开了一种散热增益型组件，其是通过微加工或磨除部分金属的方式，形成设置晶粒用的凹穴。金属板下凹深度控制不一致的现象易造成量产时产量及合格率偏低的问题。此外，由于厚金属板会阻挡垂直连接至底表面的电性连接路径，因此必须先形成布有通孔的树脂，接着再在金属块中形成金属化镀覆通孔。但此繁复的工艺会导致制作合格率过低及成本过高。

Ito等人的美国专利(专利案号7,957,154)公开了一种组件，其是在开口内表面上形成金属层，可保护嵌埋的半导体芯片免于电磁干扰。与其它形成开口的方法一样，树脂开孔形成不一致的现象将导致此组件面临制备产量差及合格率低的问题。此外，由于金属是通过电镀工艺形成于开口中，因此其厚度有限，对封装的热效率没什么改善效果。

有鉴于现有高功率及高效率半导体元件封装种种发展情形及限制，目前仍需发展一种符合成本效益、产品可靠、适于生产、多功能、提供良好信号完整性、具有优异散热性的叠层式半导体组件。

发明内容