[发明专利]具有防电磁干扰结构的半导体结构与其制造方法

说明书

技术领域

本发明是有关于一种半导体结构与其制造方法，且特别是有关于一种具有防电磁干扰结构的半导体结构与其制造方法。

背景技术

受到提升工艺速度及尺寸缩小化的需求半导体封装件的构造及工艺变得甚复杂。当工艺速度的提升及小尺寸的效益明显增加时，半导体封装件的特性也出现问题。特别是指，较高的工作频率(clock speed)造成信号电平(signal level)之间更频繁的转态(transition)，因而导致在高频或短波的情况下较高强度的电磁放射(electromagnetic emission)。电磁放射可以从半导体封装件及邻近的半导体封装件开始辐射。假如邻近半导体封装件的电磁放射的强度较高，此电磁放射负面地影响半导体组件的运作，若整个电子系统内具有高密度分布的半导体组件，则半导体组件之间的电磁干扰更显严重。已知技术形成防电磁干扰层以减少电磁干扰的影响，然而此技术却存有电性问题待解决。

发明内容

本发明有关于一种半导体结构及其制造方法，且特别是有关于一种具有防电磁干扰结构的半导体结构与其制造方法。

根据本发明的一方面，提出一种半导体结构。半导体结构包括一基板单元、一半导体组件、一导电性接脚、一封装体及一防电磁干扰膜。基板单元具有一接地端、一上表面及一下表面。半导体组件设置于邻近基板单元的上表面。导电性接脚设置于邻近基板单元的上表面。封装体包覆半导体组件且具有一第一封装上表面、一第二封装上表面及一第一封装侧面，其中第一封装上表面实质上平行于第二封装上表面，且第一封装侧面连接该第一封装上表面与该第二封装上表面。防电磁干扰膜包括一上部及一侧部，上部覆盖第一封装上表面，支部覆盖第二封装上表面，而侧部覆盖第一封装侧面。其中，导电性接脚连接基板单元的接地端与防电磁干扰膜的侧部。

根据本发明的另一方面，提出一种半导体结构的制造方法。制造方法包括以下步骤。提供一基板，基板具有一接地端、一上表面及一下表面；设置一半导体组件于邻近基板的上表面；设置一导电性脚架于邻近基板的上表面，其中导电性脚架设于基板的接地端上；形成一封装材料，其中封装材料包覆半导体组件；形成至少一第一切割狭缝，其中该至少一第一切割狭缝经过封装材料及导电性脚架，使导电性脚架形成一导电性接脚以及使封装材料形成一封装体，封装体具有一第一封装上表面、一第二封装上表面及一第一封装侧面；形成一防电磁干扰材料，其中防电磁干扰材料覆盖封装体的第一封装上表面、第二封装上表面、第一封装侧面及导电性接脚；形成至少一第二切割狭缝，其中该至少一第二切割狭缝至少经过基板，且至少一第二切割狭缝形成后，该防电磁干扰材料形成一防电磁干扰膜。

为了对本发明的上述及其它方面有更佳的了解，下文特举实施例，并配合附图，作详细说明如下：

附图说明

图1绘示依照本发明一实施例的半导体结构的剖视图。

图2绘示本发明另一实施方面的导电性接脚及基板单元的上视图。

图3绘示本发明又一实施方面的导电性接脚及基板单元的上视图。

图4绘示本发明另一实施例的半导体结构的剖视图。

图5绘示另一实施例的半导体结构的局部放大图。

图6绘示其它实施例的导电性接脚的剖视图。

图7绘示图1的导电性接脚及基板单元的上视图。

图8绘示本发明另一实施例的半导体结构的剖视图。

图9绘示图8中局部9’的放大示意图。

图10A至10G绘示图1的半导体结构的制造示意图。

图11绘示图10B的上视图。

图12绘示图10B的导电性脚架的立体图。

图13绘示另一实施方面的设于基板上的多个导电性脚架的上视图。

图14绘示图13的导电性脚架的立体图。

图15绘示又一实施方面的设于基板上的导电性框体的上视图。

图16绘示再一实施方面的设于基板上的导电性框体的上视图。

图17绘示图6的导电性框体的立体图。

图18绘示其它实施方面的设于基板上的导电性框体的上视图。

图19绘示图18的导电性框体的立体图。

图20绘示其它实施方面的导电性脚架的剖视视图。

图21A至21D绘示图8的半导体结构的制造示意图。

图22绘示依照本发明其它实施例的半导体结构的剖视图。

主要组件符号说明：

100、200、500、600、700、800：半导体结构

102、602、702：基板单元