[发明专利]外延片以及半导体元件

说明书

技术领域

本发明涉及以碳化硅为材料的外延片（Epitaxial wafer）以及使用该外延片形成的半导体元件。

背景技术

在使用了碳化硅半导体的半导体元件中，作为元件构造，将在低电阻基板上生长的外延生长层用作动作层的情况较多。在功率半导体元件中外延生长层作为耐压层而发挥功能，但通常外延生长层由单层形成（例如，参照专利文献1），根据动作的电压，外延生长层是3~100μm或者其以上的厚度，其掺杂浓度至多为10¹⁶cm^－3量级，是10¹⁵cm^－3量级的情况较多。相对于此，在成为基板的低电阻晶体中掺杂了10¹⁹cm^－3左右的掺杂物的情况较多。因此，在外延生长层（耐压层）与基板中掺杂浓度大不相同，所以两者的晶格常数不同，在外延生长层的厚度厚的情况下，由于晶格常数差、即与晶格失配相伴的晶体缺陷的导入而使外延生长层的晶体质量变差，其结果，产生载流子的移动性降低而使元件电阻增大这样的问题。

因此，为了缓和由于晶格常数差而产生的向晶体质量的影响，针对（11－20）面的碳化硅晶体，公开了在基板与外延生长层之间设置掺杂浓度为2×10¹⁵~3×10¹⁹cm^-3、层厚为0.3~15μm的缓冲层，并公开了设置上述掺杂浓度以及层厚的范围的单层膜、阶段式倾斜构造、连续式倾斜构造（例如，参照专利文献2）。

另外，针对（0001）面以及（000－1）面的碳化硅晶体，公开了如下方案：作为设置于基板与外延生长层之间的缓冲层，以抑制基面位错被导入外延生长层为目的，层叠多个成为基底的基板的掺杂浓度的1/10~1/2程度的掺杂浓度的层，设置掺杂浓度阶段状地变化的阶段性的倾斜膜（例如，参照专利文献3）。

专利文献1：日本特开平6－268202号公报

专利文献2：日本特开2000－319099号公报

专利文献3：日本特开2008－74661号公报

发明内容

在上述那样的以往的以碳化硅半导体为材料的外延片以及半导体元件中，虽然公开了在基板与成为耐压层的外延生长层之间设置单层膜、掺杂浓度阶段性或者连续性地变化的阶段式倾斜构造或者连续式倾斜构造的缓冲层，但并未公开与基板以及外延生长层的掺杂物的种类、其浓度对应的适合的结构。特别是对于阶段式倾斜构造的缓冲层、连续式倾斜构造的缓冲层，由于未公开考虑了由于所添加的掺杂物而产生的晶格失配的朝向的缓冲层的结构，所以在以往的碳化硅外延片以及半导体元件中，存在外延生长层的晶体质量变差、载流子的移动性降低的情况。

本发明是为了解决上述那样的问题而完成的，实现能够比以往提高外延生长层的晶体质量、即使在形成厚膜的外延生长层的情况下也不会使载流子移动性降低、且元件电阻低的外延片以及半导体元件。

本发明的外延片以及半导体元件的特征在于，具有：第1导电类型的碳化硅基板，以浓度C掺杂了通过掺杂会使晶格常数减小的掺杂物；第1导电类型的缓冲层，设置在所述碳化硅基板上，并掺杂了所述掺杂物；以及第1导电类型的碳化硅外延生长层，设置在所述缓冲层上，以比所述碳化硅基板小的浓度掺杂了所述掺杂物，其中，以层叠了2层以上的厚度大致相同的层而成的多层构造来形成所述缓冲层，所述缓冲层相对所述多层构造的层数N，从所述碳化硅外延生长层侧起第K个层的掺杂浓度是C·K/（N+1）。

根据本发明，能够有效地缓和碳化硅基板与外延生长的晶格失配，所以能够抑制由于碳化硅基板与外延生长层的晶格常数差而产生的晶体缺陷被导入到外延生长层。其结果，能够得到可防止外延生长层的晶体质量变差、即使形成厚膜的外延生长层也不会使载流子的移动性降低、且元件电阻低的外延片以及半导体元件。

附图说明

图1是示出本发明的实施方式1中的半导体元件的构造的截面图。

图2是示出本发明的实施方式1中的外延片的构造的截面图。

图3是示出本发明的实施方式2中的半导体元件的构造的截面图。

（符号说明）

1：碳化硅基板；2：缓冲层；3：漂移层（外延生长层）；100：外延片；101：肖特基势垒二极管；102：MOSFET。

具体实施方式

以下，参照附图，说明本发明的实施方式。另外，在表示晶体面的密勒指数的显示方法中，一般在指数的上面附加表示负的指数的负号，但在本说明书中，在指数的前面附加负号而示出。