[发明专利]三维半导体器件

说明书

技术领域

本公开在此涉及三维半导体器件及三维半导体存储器的制造方法。

背景技术

为了满足消费者对于优异性能且低廉价格的需求，会需要高集成度的半导体器件。在半导体存储器的情况下，因为它们的集成度会是确定产品价格的重要因素，所以尤其需要提高的集成度。在常规的二维或平面半导体存储器的情况下，因为它们的集成度可以主要由单位存储单元所占据的面积决定，所以集成度显著地受精细图案形成技术的水平影响。然而，因为增加图案精细度会需要极其昂贵的设备，所以二维半导体存储器的集成度虽增加但是仍会受到限制。

为了克服这样的限制，已经提出了具有三维布置的存储单元的三维半导体存储器。然而，对于批量生产的三维半导体器件，会要求工艺技术能实现每位的制造成本低于二维存储器并能实现可靠的产品特性。

因而，对于具有可靠的产品特性诸如结构稳定性的三维半导体器件及其低成本制造方法，在技术方面存在需求。

发明内容

本公开可提供一种形成具有降低制造成本的三维半导体器件的互连的方法。

本公开还可提供一种形成能提供结构稳定性的三维半导体器件的互连的方法。

本公开还可提供一种低制造成本的三维半导体器件。

本公开还可提供一种三维半导体器件，该三维半导体器件的互连图案具有结构稳定性且三维地布置。

发明构思的实施方式可提供三维半导体器件，该三维半导体器件包括使互连图案水平地隔离的侧壁模。特别地，三维半导体器件包含：模结构，具有间隙区；以及互连结构，包括形成在间隙区中的多个互连图案。该模结构包括限定互连图案的上表面和下表面的层间模以及在层间模下面的限定互连图案的侧壁的侧壁模。

在某些实施方式中，层间模可在邻近侧壁模的区域中比在邻近互连图案的区域中厚，且层间模的宽度比侧壁模的宽度宽。

在另一实施方式中，模结构可包括在单元阵列区中水平地隔离的多个局部的模结构。该互连结构可包括多个局部的互连结构，其包括依次堆叠的多个互连图案。两个局部的互连结构，其通过侧壁模水平地隔离，可布置在一个局部的模结构中。

在又一实施方式中，互连结构还可包括依次层叠在连接区中的连接图案。每个连接图案包括：互连部分，使互连图案彼此水平地连接；以及接触焊接部分，从互连部分水平地突出。随着接触焊盘部分与基板之间的距离增大，连接图案的接触焊盘部分的面积减小。

在又一实施方式中，互连部分可与互连图案相交并使互连图案彼此连接。接触焊盘部分的主轴可平行于互连图案的主轴。接触焊盘部分的沿与互连图案的主轴相交的方向测得的宽度可彼此基本相同。分别形成连接图案的接触焊盘部分的数目可以是二。在又一实施方式中，互连结构可包括至少两个互连图案、一个互连部分和至少两个接触焊盘部分。接触焊盘部分的沿与互连图案的主轴相交的方向测得的宽度可以与互连部分的沿互连图案的主轴的方向测得的宽度基本相同。

在发明构思的其他实施方式中，三维半导体器件包括：具有间隙区的至少一个模结构以及包括依次堆叠的多个互连图案的局部互连结构。至少一个模结构包括多个局部模结构。互连图案分别设置在间隙区中，模结构包括使互连图案竖直地分离的层间模以及使互连图案水平地隔离的侧壁模。此外，两个局部互连结构设置在一个局部模结构中。

在发明构思的另一实施方式中，三维半导体器件包括：基板，包括单元阵列区和连接区；至少一个模结构，具有间隙区并设置在基板上；以及互连结构，包括设置在间隙区中的互连图案。每个互连图案包括：多个电极部分，设置在单元阵列区中；互连部分，设置在连接区中并使电极部分彼此水平地连接；以及至少一个接触焊盘部分，从互连部分水平地突出。在互连图案中包括的电极部分的数目大于在相应的互连图案中包括的接触焊盘部分的数目。

在发明构思的其他实施方式中，三维半导体器件的互连形成方法包括：形成包括依次并交替地设置在基板上的层间模层和侧壁模层的模层结构；通过图案化模层结构形成沟槽，该沟槽限定依次并交替设置的层间模和初始侧壁模；通过使初始侧壁模的侧壁水平地凹入，形成在层间模之间限定凹入区的侧壁模；以及形成包括设置在凹入区中的互连图案的互连结构。

在另一实施方式中，形成凹入区可包括使初始侧壁模的侧壁水平地凹入一深度，该深度小于沟槽之间的间隙的一半。

在又一实施方式中，基板可包括单元阵列区，该单元阵列区设置有彼此平行的多个有源结构，每个有源结构包括穿透层间模并连接到基板的多个有源图案。沟槽可形成在彼此邻近的一对有源结构的两侧上。