[发明专利]半导体存储器件及其制造方法

说明书

技术领域

本发明以2009年9月14日申请的日本发明专利申请案特愿2009-211300为基础主张优先权，且将该基础申请案全部内容引用于本发明。

本发明涉及一种半导体存储器件，尤其有关于一种由SRAM(StaticRandom Access Memoy，静态随机存取存储器)所构成的半导体存储器件。

背景技术

作为用以推展半导体器件的高集成化、高性能化的解决方案，已知有一种关于SGT(Surrounding Gate Transistor，环绕式栅极晶体管)的技术(揭示于例如日本特开平2-188966号公报及日本特开平7-99311号公报)。SGT为一种在半导体衬底表面形成柱状半导体层，且于其侧壁以包围该柱状半导体层的方式形成栅极的纵型栅极晶体管。在SGT中，由于将漏极、栅极、源极配置于垂直方向，因此可将占有面积较现有技术的平面(planar)型晶体管大幅地缩小。

近年来，对于搭载于LSI(Large Scale Integration，大规模集成电路)的SRAM的大容量化的要求已日趋提高，而期望实现一种采用所述SGT的具有较小单元(cell)面积的SRAM。

图19A为日本特开平7-99311号公报的实施例所示由6个SGT所构成的CMOS型6T-SRAM的存储器单元(memory cell)的平面图，图19B为图19A的A-A’剖面图。在这些图中，比特(bit)线801a、801b由n+扩散层所形成，接地电位配线GND由n+扩散层802所形成，而电源电位配线Vcc由p+扩散层803所形成。

在这些扩散层上，形成有柱状硅层，该柱状硅层分别构成用以存取存储器单元的存取晶体管(access transistor)(810a、810b)、用以驱动存储器单元的驱动器晶体管(driver transistor)(811a、811b)、供给电荷至存储器单元的负载晶体管(load transistor)(812a、812b)。再者，以包围这些柱状硅层的方式形成有栅极804a、804b、804c、804d。此外，存储节点由配线层807a、807b所构成。

在所述存储器单元(SRAM单元)中，由于各晶体管于柱状硅层上朝纵方向形成有源极、栅极、漏极，因此可设计较小的SRAM单元。

在所述SRAM单元中，电源电位配线803及接地电位配线802形成为最小尺寸程度时，可实现较小单元面积。然而，由于电源电位配线803及接地电位配线802分别由p+扩散层及n+扩散层所形成，因此若这些形成为最小尺寸程度，会形成极高电阻，而难以使SRAM高速动作。针对此点，为了使SRAM高速动作，若将电源电位配线803及接地电位配线802的尺寸增大，则SRAM单元面积会增加。

此外，在使用现有技术的平面型晶体管的SRAM中，电源电位配线及接地电位配线由低电阻的铜(Cu)配线所形成。因此，在使用SGT的SRAM中，为了要实现与使用平面型晶体管的SRAM同等的动作速度，需由Cu配线来形成电源电位配线及接地电位配线。

以可将SRAM单元面积较CMOS型6T-SRAM更进一步缩小的SRAM而言，已提出一种Loadless4T-SRAM(揭示于例如日本特开2000-12705号公报)。图1显示Loadless4T-SRAM的存储器单元的等效电路。此SRAM单元由用以存取存储器的2个PMOS存取晶体管Qp11、Qp21及用以驱动存储器的2个NMOS驱动器晶体管Qn11、Qn21共计4个晶体管所构成。

以下说明存储节点Qa1存储有“L”的数据，存储节点Qb1存储有“H”的数据时的数据的保持动作以作为图1的存储器单元的动作的一例。在数据保持中，字(word)线WL1、比特线BL1及BLB 1均驱动为“H”电位。存取晶体管Qp11、Qp21的阈值设定为较驱动器晶体管Qn11、Qn21的阈值低。此外，存取晶体管Qp11、Qp21的泄漏(offleak)电流，设定为例如平均而言较驱动器晶体管Qn11、Qn21的泄漏电流大10倍至1000倍左右。因此，泄漏电流通过存取晶体管Qp21从比特线BLB1流通于存储节点Qb1，借此保持存储节点Qb1的“H”电平(level)。另一方面，存储节点Qa1的“L”电平通过驱动器晶体管Qn11而稳定地保持。

在使用SGT时，也可实现所述Loadless4T-SRAM较CMOS型6T-SRAM小的SRAM单元面积。

发明内容

(发明所欲解决的问题)