[发明专利]半导体元件及其制造方法

说明书

技术领域

示例实施方式的各方面涉及一种半导体元件及其制造方法，具体而言，涉及一种利用低压逻辑井(logic well)来增强高压/高功率元件的电气特性的半导体元件，以及所述半导体元件的制造方法。

背景技术

由于随着电子技术的发展，对于小型多功能电子器件的需求日渐增长，因此，引入了系统芯片(SOC：system-on-a-chip)技术。SOC技术将具有不同特性的多个元件集成到单个芯片中，以实现单个系统。

在SOC中交替使用高压工作的元件和低压工作的元件。由于这两种类型的元件的生产过程相互不同，SOC的生产非常复杂及昂贵。

此外，形成高压/高功率元件要求长时间的热处理，此处理对电路中使用的低压工作的其它逻辑元件产生影响。

近来，为了通过单个工艺形成高压/高功率元件和低压/逻辑元件，以扩展耗尽型金属氧化物半导体(EDMOS：extended drain metal oxide semiconductor)来实现高压/高功率元件，并且，已经对利用具有低压元件的逻辑井来替代具有EDMOS元件的高压井进行了研究。

然而，在相关技术的EDMOS元件的情况下，硅表面和相邻的漂移区(drift area)之间的距离极短，因此，不容易提高击穿电压(breakdown voltage)和电流驱动能力。

发明内容

示例实施方式的各方面涉及一种利用低压逻辑井(logic well)来增强高压/高功率的电气特性的半导体元件，以及所述半导体元件的制造方法。

根据一种示例实施方式，半导体元件包括：衬底；通过在所述衬底的表面上的第一位置中掺杂而形成的第一井区；通过在所述衬底的表面上的第二位置中以与所述第一井区不同的类型进行掺杂而形成第二井区，在所述第一井区和所述第二井区之间的重复区，在所述重复区中，所述第一井区和所述第二井区共存；在所述重复区表面上伸展的所述第一井区和所述第二井区中形成的绝缘层；在所述绝缘层上形成的栅极，在所述第一井区的上部分上形成的源区；以及在所述第二井区的上部分上形成的漏区。

所述重复区的宽度为0.2μm至0.7μm。

与所述第一井区和所述第二井区相比，所述重复区的净掺杂浓度较低。

所述重复区的净掺杂浓度从所述第一井区的边界到所述第二井区的边界逐渐降低。

所述重复区的掺杂浓度在所述衬底的垂直方向上变化，并且井浓度剖面根据所述衬底的水平方向的掺杂浓度的变化而弯曲。

所述半导体元件还包括通过在所述源区的一部分上以与所述源区相同的类型进行掺杂而形成的LDD区，并且与所述源区相比，所述LDD区的掺杂浓度较低，所述LDD区的至少一部分位于所述栅极的下部。

所述半导体元件还可包括在所述漏区的一部分上形成的元件隔离单元。

所述元件隔离单元可以是深度比所述第二井区更浅的浅沟隔离(STI：shallow trench isolation)。

根据一种示例实施方式，一种制造半导体元件的方法包括：形成相互类型不同的第一井区和第二井区，并通过对衬底表面掺杂来形成所述一井区和所述第二井区相互交叠的重复区，形成从所述重复区的表面伸展到所述第一井区和所述第二井区的绝缘层，在所述绝缘层上形成栅极，并且通过进行离子注入(ion implantation)来形成源区和漏区。

所述形成所述第一井区和所述第二井区包括通过利用低能量进行多次离子注入来逐渐形成所述第一井区和所述第二井区。

所述重复区的宽度为0.2μm至0.7μm。

与所述第一井区和所述第二井区相比，所述重复区的净掺杂浓度较低。

所述重复区的净掺杂浓度从所述第一井区的边界到所述第二井区的边界逐渐降低。

所述重复区的掺杂浓度在所述衬底的垂直方向上变化，并且井浓度剖面根据所述衬底的水平方向的掺杂浓度的变化而弯曲。

所述方法还包括通过在所述源区的一部分上以与所述源区相同的类型进行掺杂来形成LDD区，并且所述LDD区的掺杂浓度低于所述源区，所述LDD区的至少一部分位于所述栅极的下部分上。

所述方法还可包括在所述漏区的一部分上形成元件隔离单元。

所述形成元件隔离单元可以包括形成深度比所述第二井区更浅的浅沟隔离(STI：shallow trench isolation)。

所述重复区具有净掺杂浓度下降速度相互不同的两个区，并且净掺杂浓度下降速度较慢的区的宽度比净掺杂浓度下降速度较快的区的宽度更宽。