[发明专利]半导体元件金属栅极堆叠的制造方法

说明书

技术领域

本发明涉及一种半导体元件的制造方法，特别涉及一种形成金属栅极堆叠(metal gate stacks)的半导体元件制造方法。

背景技术

当一例如一金属氧化物半导体场效应晶体管(MOSFET)的半导体元件借由不同技术进行微缩时，高介电常数介电材料与金属适合用来形成一栅极堆叠。然而，于形成n型金属氧化物半导体(nMOS)晶体管与p型金属氧化物半导体(pMOS)晶体管金属栅极堆叠的方法中，当整合工艺与材料时，会产生不同问题。例如当一p型金属氧化物半导体(pMOS)晶体管的p型金属栅极暴露于一移除多晶硅以形成一n型金属栅极的工艺时，填入p型金属栅电极的铝会损坏及凹陷。例如n型金属层会不均匀地沉积于凹陷的p型金属栅极中，导致p型金属栅极的电阻增加。再者，不均匀的p型金属栅极也会导致元件效能改变。因此，亟须开发一种可解决上述问题的工艺方法。

发明内容

为克服上述现有技术的缺陷，本发明提供一种半导体元件金属栅极堆叠的制造方法。该制造方法包括：形成一高介电常数材料层于一半导体基板上；形成一多晶硅层于该高介电常数材料层上；图案化该高介电常数材料层与该多晶硅层，以形成一第一伪栅极(dummy gate)于一第一场效应晶体管(FET)区域中与一第二伪栅极于一第二场效应晶体管(FET)区域中；形成一层间介电(ILD)材料于该半导体基板上；对该半导体基板实施一第一化学机械研磨(CMP)工艺，以露出该第一伪栅极与该第二伪栅极；自该第一伪栅极移除该多晶硅层，以获得一第一栅极沟槽；形成一第一金属栅电极于该第一栅极沟槽中；对该半导体基板实施一第二化学机械研磨(CMP)工艺；形成一掩模覆盖该第一场效应晶体管(FET)区域，露出该第二伪栅极；自该第二伪栅极移除该多晶硅层，以获得一第二栅极沟槽；形成一第二金属栅电极于该第二栅极沟槽中；以及对该半导体基板实施一第三化学机械研磨(CMP)工艺。

本发明也提供另一实施例，一种半导体元件金属栅极堆叠的制造方法。该制造方法包括：形成一高介电常数材料层于一半导体基板上；形成一多晶硅层于该高介电常数材料层上；图案化该高介电常数材料层与该多晶硅层，以形成一第一伪栅极(dummy gate)于一p型场效应晶体管(pFET)区域中、一第二伪栅极于一n型场效应晶体管(nFET)区域中与一多晶硅电阻器于一电阻器区域中；形成一层间介电(ILD)材料于该半导体基板上；自该第一伪栅极移除该多晶硅层，以获得一第一栅极沟槽；形成一p型金属层于该第一栅极沟槽中；形成一掩模覆盖该p型场效应晶体管(pFET)区域与该电阻器区域；自该第二伪栅极移除该多晶硅层，以获得一第二栅极沟槽；以及形成一n型金属层于该第二栅极沟槽中。

本发明也提供另一实施例，一种半导体元件金属栅极堆叠的制造方法。该制造方法包括：形成一第一伪栅极于一第一型场效应晶体管(FET)区域中、一第二伪栅极于一第二型场效应晶体管(FET)区域中与一电阻器于一电阻器区域中；以一第一金属栅极取代该第一伪栅极，该第一金属栅极具有一第一工作函数(work function)；形成一图案化材料层覆盖该第一金属栅极与该电阻器，露出该第二伪栅极；以及以一第二金属栅极取代该第二伪栅极，该第二金属栅极具有一第二工作函数，该第二工作函数不同于该第一工作函数。

本发明的实施例可使p型金属栅电极得以维持其完整性与期望的工作函数；使p型场效应晶体管金属栅电极的电阻无消极性增加，可降低RC延迟，改善电路效能；使p型金属栅电极的空隙填入已获得改善；可改善p型金属栅电极的电阻一致性，并同时降低p型场效应晶体管(pFET)的失配；以及使所揭示的工艺具有成本优势。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：

附图说明

图1为根据本发明各种观点，一具有金属栅极堆叠半导体元件制造方法的流程图。

图2～图7为根据本发明不同实施例的不同观点，一具有金属栅极堆叠半导体结构于不同工艺阶段的剖面示意图。

其中，附图标记说明如下：

100～半导体元件(结构)制造方法；

102～提供一半导体基板；

104～形成不同材料层；

106～图案化不同材料层，以形成不同n型场效应晶体管(nFET)伪栅极堆叠、p型场效应晶体管(pFET)伪栅极堆叠以及额外的电阻器堆叠；

108～于p型场效应晶体管(pFET)区域中，形成一p型栅电极；