[发明专利]一种制作相变存储器元件结构的方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及制作相变存储器元件结构的方法。

背景技术

相变存储器件技术是基于Ovshinsky在20世纪60年代末70年代初提出的相变薄膜层可以应用于相变存储介质的构想建立起来的，具有速度、功率、容量、可靠度、工艺整合度和成本等具竞争力的特性，为适合用来作为较高密度的独立式或嵌入式的存储器应用。由于相变存储器件技术的独特优势，使其被认为非常有可能取代目前商业化极具竞争性的晶态存储器SRAM与动态存储器DRAM挥发性存储器、快闪存储器Flash非挥发性存储器技术，可望成为未来极具潜力的新一代半导体存储器件。

相变存储器元件是利用相变材料在结晶态和非晶态的可逆性的结构转换所导致的电阻值差异来作为数据存储的机制。在进行写入、擦除或者是读取操作时，主要是利用电流脉波的控制来达成，例如，当要进行写入时，可提供一短时间(例如50纳秒)且相对较高的电流(例如0.6毫安培)，使相变层融化并快速冷却而形成非晶态。由于非晶态相变层具有较高的电阻(例如10⁵-10⁷欧姆)，使其在读取操作时，提供的电压相对较高。当要进行擦除时，可提供一较长时间(例如100纳秒)且相对较低的电流(例如0.3毫安培)，使非晶态相变层因结晶作用而转换成结晶态。由于结晶态相变层具有较低的电阻(例如10²～10⁴欧)，其在读取操作时，提供的电压相对较低。据此，可进行相变存储器元件的操作。

如图1A至1C所示，为传统的制作相变存储器元件结构的方法。

如图1A所示，提供前端器件结构101，该前端器件结构101可以是已完成CMOS前段工艺的前端器件结构，例如包含衬底、隔离结构、电容、二极管等结构，在图中均未示出。在前端器件结构101上形成介电层102，然后采用第一掩模板(未示出)图案化介电层102，形成具有开口103的介电层102。

如图1B所示，在开口103中形成底部电极材料层，然后通过例如CMP(化学机械抛光)工艺去除底部电极材料层高出介电层102的部分，形成底部电极104。

如图1C所示，在介电层102和底部电极104上形成相变材料层，然后采用第二掩模板(未示出)图案化相变材料层形成位于底部电极104正上方的相变层105。接下来，完成后续的形成顶部电极等工艺，完成整个相变存储器元件结构的制作。

但是，上述传统的制作相变存储器元件结构的方法，需要在图案化相变层的时候定义相变层的位置，也就是说如果相变层的位置定义不准确，出现不能完全覆盖在底部电极之上或者与底部电极完全没有接触的情况，会对相变存储器件的整体性能造成一定的影响，例如会降低半导体器件的可靠性。另外，在相变存储器件中，相变层从晶态到非晶态的转变过程需要较高的温度，一般情况下通过底部电极对相变层进行加热，顶部电极仅仅起到互连的作用，因此，底部电极对相变层的加热效果的好坏直接影响到相变存储器的读写速率。为了获得良好的加热效果，相变存储器一般采用较大的驱动电流，但是驱动电流不能无限制地上升，这是由于过大的驱动电流会造成外围驱动电路以及逻辑器件的小尺寸化困难等问题。由于把相变材料从晶态转变为非晶态所需的电流取决于底部电极和相变层的接触表面的大小，也就是说，接触面积越小，把相变材料从晶态转变为非晶态所需的电流越小，因此通过减小底部电极的尺寸来减小底部电极与相变层的接触面积以提高接触电阻也是一种提高加热效果的方法。但是，现有的工艺往往受到光刻工艺的限制，不能形成较小尺寸的底部电极，一般情况下底部电极的直径尺寸在80～100纳米左右。

因此，需要一种方法，既能够解决相变层图案化时可能存在的位置不精确的问题，又能够通过减小底部电极的尺寸来减小底部电极与相变层的接触面积，提高相变存储器的读写速度。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。