[发明专利]半导体器件的结构及其形成方法

说明书

技术领域

本发明涉及半导体器件设计及制造技术领域，特别涉及一种半导体器件的结构及其形成方法。

背景技术

随着半导体器件的尺寸越来越小，短沟道栅的图案化(patterning)面临越来越多的挑战。如图1所示，为现有的CMOS器件中短沟道栅的制造方法示意图，从图中可以看出，现有制造方法主要采取首先利用光刻技术于栅堆叠之上形成具备一定精度的光刻胶覆盖层，然后对光刻胶覆盖层进行控制刻蚀，即对光刻胶进行修剪(trimming)，进而对栅堆叠进行图案化。其困难在于，该方法受光刻精度的限制，并且由于器件特征尺寸的减小，栅修剪的控制与操作成为制约该技术发展及器件尺寸进一步缩小的瓶颈。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，特别是避免出现由于栅修剪工艺所引起的问题。

为达到上述目的，本发明一方面提出一种半导体器件的结构，包括：衬底；源区和漏区，其位于所述衬底中；栅堆叠，其位于形成在所述衬底之上，且位于所述源区和漏区之间，其中，所述栅堆叠包括栅介质层和栅极；外侧墙，其位于所述栅堆叠两侧；和内侧墙，其位于所述外侧墙的内侧壁与所述栅堆叠的外侧壁之间，且所述内侧墙的弯曲部分与所述栅堆叠相邻。

本发明另一方面还提出一种半导体器件的形成方法，包括以下步骤：形成提供衬底；在所述衬底之上形成栅介质层及伪栅极，以及在所述伪栅极的两侧形成一层或多层外侧墙；在所述衬底中及所述伪栅极的两侧形成源区和漏区；形成层间介质层；去除所述伪栅极以形成凹槽，并在所述栅介质层之上及所述凹槽内形成至少一层内侧墙；和在所述栅介质层之上及所述内侧墙之间形成栅极，其中，所述内侧墙的弯曲部分与所述栅堆叠相邻。

本发明实施例中利用替换栅(replacement gate)工艺，在栅极的侧壁形成至少一层内侧墙，通过对介质材料的淀积进行控制，进而控制内侧墙的厚度，以减小栅沟道长度，从而避免出现利用栅修剪工艺形成短沟道器件所引起的问题，如难以控制和操作，难以进一步缩小尺寸等，使半导体器件的制造变得更为容易。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，本发明的附图是示意性的，因此并没有按比例绘制。其中：

图1为现有的CMOS器件中短沟道栅的形成方法示意图；

图2为本发明实施例一的半导体器件的结构示意图；

图3为本发明实施例二的半导体器件的结构示意图；

图4-11为本发明实施例的半导体器件形成方法的中间步骤的示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的适用性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。