[发明专利]一种超势垒半导体整流器件及其制造方法

说明书

技术领域

本发明涉及一种功率半导体整流器件及其制造方法，尤其是一种超势垒半导体整流器件及其制造方法。

背景技术

功率半导体整流器件包含有肖特基势垒整流器，肖特基势垒整流器是以贵金属(如金、银、铂、钛、镍、钼等)与半导体接触，以形成异质结势垒而制成的半导体器件。鉴于肖特基势垒整流器的结构特征，其存在有以下不足之处：

1)、金属与半导体的接触势垒直接影响了肖特基势垒整流器的正向导通压降，为了满足不同器件正向导通压降的需求，通常会选择不同种类的金属，会相应增加制造工艺的复杂性；

2)、肖特基势垒整流器的反向漏电流通常会随温度的升高而增加，漏电流的增加又会使得整流器温度升高；因此，降低了肖特基势垒整流器在应用中的稳定性及可靠性；

3)、使用贵金属材料与半导体相接触，制造成本高；且由于重金属存在污染，其制造工艺与CMOS标准工艺难以兼容。

目前中国专利ZL01143693.X与中国专利ZL01800833.X分别公开了一种《制造功率整流器件以改变工作参数的改进方法及所得器件》与《制备功率整流器装置以改变操作参数的方法及其制得的装置》。所述两种半导体整流器件并不使用肖特基势垒，所述两种半导体整流器的结构如专利ZL01143693.X中附图4和专利ZL01800833.X中附图2J所示，其发明的基本思想是：垂直半导体整流器件，其有效的整流单元包括并联的PN结结构和MOS结构；以第一导电类型为N型时为例，器件的MOS结构等效为N型沟道的势垒MOS管；器件在正向偏压状态时，此N型沟道势垒MOS管的漏极与栅极短接成等电位，MOS管的栅极与源极之间的电压等于MOS管的漏极与源极之间的电压，此时由于MOS管的衬偏效应，势垒MOS管在较低正向偏压时开启，器件工作在导通状态下。器件在反向偏压状态时，此N型沟道势垒MOS管的源极与栅极短接成零电位，此时，势垒MOS管处于截止状态，而PN结区的PN结快速耗尽，承受反偏电压，器件的反向漏电流大小由PN结决定。

然而，由于所述两种整流器件重要组成部分势垒MOS管区采用了平面型MOS结构，其必然存在以下问题：

1、平面型MOS管区栅氧下方的两个沟道之间，存在一个寄生JFET(结型场效应晶体管)电阻，这限制了器件正向压降V_f进一步减小的空间。

2、所述势垒MOS管占据整流器件的一半以上的芯片面积；芯片的集成度是整流器件芯片成本的重要组成部分。而平面型MOS结构大大制约了器件在单位面积内的元胞集成度，采用平面型MOS结构是整流器件芯片制造成本进一步降低的瓶颈。

3、所述专利ZL01800833.X中，器件横向沟道的形成是以各向同性腐蚀形成倾斜的离子注入掩膜，通过它注入离子形成沟道区的横向缓变PN结，如专利ZL01143693.X中图14A与图14B所示；中国专利ZL01800833.X中，器件横向沟道是以各向同性刻蚀后的掩膜作为阻挡层，其后注入离子形成的，如专利ZL01800833.X中图2I；所述两种器件沟道的长度(0.25um到0.1um)取决于腐蚀后掩膜层的尺寸与形貌。而在实际工艺中，光刻套准的精度与腐蚀的条件对刻蚀后掩膜层的尺寸、形貌有重要的影响；掩膜层的尺寸与形貌不同，会导致沟道长度的工艺窗口较小，从而使正向压降V_f的工艺窗口较小。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种超势垒半导体整流器件及其制造方法，其降低了整流器件的正向压降，提高了整流器件在单位面积内的元胞集成度，降低了整流器件的制造成本及增大了器件制造的工艺窗口。

按照本发明提供的技术方案，所述超势垒半导体整流器件，在所述整流器的截面上，包括具有两个相对主面的半导体基板，所述半导体基板内设置由MOS管区与相邻所述MOS管区的PN结区构成的整流单元；其创新在于：

在所述整流器的截面上，所述整流单元的MOS管采用沟槽结构；一个或多个沟槽从第一主面延伸进入第二导电类型层，深度伸入第二导电类型层下方的第一导电类型漂移区；所述沟槽的外侧设有接触孔；所述沟槽与接触孔的外壁侧上方均设有第一导电类型注入层；所述接触孔的底部位于第一导电类型注入层的下方；