[发明专利]包含降低金属柱应力之组构的半导体器件

说明书

技术领域

一般而言，本发明系关于积体电路，更详而言之，系关于用于降低通过该晶片与该封装件之间的热不匹配所造成的晶片-封装件交互作用之技术。

背景技术

典型上，半导体器件系形成在实质上通过任何适当材料所制成且为圆盘状的基板上。在目前及可预见的未来，包含高复杂度电子电路的大多数半导体器件将以硅为基础进行制造，藉此提供硅基板及含硅之基板，如SOI(绝缘体上硅)基板、可用于形成半导体器件(如微处理器、SRAM、ASIC(特殊应用积体电路)、晶片上系统(SoC)、及类似器件)之基底材料。个别的积体电路系以阵列形式排列在晶圆上，其中，除了光微影制程、计量制程及切割该基板之后封装个别器件以外，大部份的制造步骤(可能涉及数百道或更多道个别制程步骤)系同时实施在该基板上所有的晶片面积。因此，成本上的约束驱使半导体制造商持续地增加该基板尺寸，也藉此增加能够用于制造实际半导体器件之面积，并且因而增进产品良率。

除了增加该基板面积以外，对于给定之基板尺寸进行基板面积使用的最佳化也非常重要，以尽可能将实际较多的基板面积用于半导体器件及/或可用于制程控制之测试结构。试图对于给定之基板尺寸得到最大的可使用表面积，电路元件之特征尺寸持续地缩减。由于对于高精密度半导体器件之特征尺寸缩减的持续性需求，铜结合低K介电材料已成为经常用以形成所谓互连结构(interconnect structure)的替代材料，该互连结构包括金属线路层及中间的介层窗层(via layer)，该介层窗层包含作为层内(intra-layer)连接之金属线路及作为层间(inter-layer)连接之介层窗，该互连结构共同连接至个别电路元件，以提供该积体电路所需之功能性。典型上，堆叠在彼此顶上的复数个金属线路层与介层窗层必须实现所有内部电路元件及I/O(输入/输出)、电源及接地垫片之间的连接。

对于极度微缩之积体电路而言，信号传递延迟不再受到电路元件(如场效电晶体)所限制，反之，由于线对线电容值(line-to-line capacitance)增加结合因截面积缩减而降低的线路传导能力，故信号传递延迟系受邻近的金属线路所限制(因为电路元件的密度增加，需要更大量的电性连接)。基于这个原因，传统的介电材料(如二氧化硅(k＞4)及氮化硅(k＞7))系通过具有较低介电常数(permittivity)的介电材料所取代，该等介电材料也因此称为低k介电材料，具有3或更低的相对介电常数。然而，低k材料的密度与机械稳定度或强度明显较经良好印证的介电材料(二氧化硅及氮化硅)稍差。如此一来，在形成该金属化系统以及任何接下来的积体电路制造程序期间，产品良率可能取决于敏感介电材料(如低k介电层)的机械特性以及该敏感介电材料与其他材料之黏接。

除了先进介电材料(具有3.0或更低的介电常数)机械稳定度较低的问题以外，由于不同材料热膨胀所对应的热不匹配所造成该晶片与该封装件之间的交互作用，故使得这些材料可能在精密半导体器件的运作期间对器件的可靠度造成影响。举例而言，在复杂积体电路的制造中，不断增加的接点技术可用于将封装件载体连接至该晶片，系为了习知的覆晶封装技术。与经良好建立的导线接合技术(其中，可在该晶片非常后端之金属层周遭置放适当的接触垫片，该接触垫片可通过介层窗连接至该封装件对应之端点)相反，在覆晶技术中，可在该最后金属化层上形成个别的凸块结构(例如：通过焊锡材料所组成)，该凸块结构可与该封装件之个别接触垫片相接触。因此，在回流焊接(reflow)该凸块材料之后，可在该最后金属化层与该封装件载体的接触垫片之间建立可靠的电性及机械连接。以这种方式，可在该最后金属化层之整体晶片面积上设置非常大量的电性连接，具有降低的接点电阻值及寄生电容值，藉此提供复杂积体电路(如CPU、储存记忆体及类似电路)所需之IO(输入/输出)能力。在连接该凸块结构与封装件载体之对应制程序列期间，某种程度的压力及/或热能可能施加在该混合器件，以在形成在该晶片上的各个凸块及可能设置在该封装件基板上的凸块或垫片之间建立可靠的连接。然而，热诱导应力或机械诱导应力也可能作用于较下层的金属化层，该较下层的金属化层典型上可能包含低k介电材料或甚至极低k(ULK)介电材料，由于机械稳定度及对其他材料的黏接性下降，因此可能使得通过这些敏感材料的剥离所造成的缺陷显著增加。