[发明专利]封装基板及其制法及封装结构

说明书

技术领域

本发明涉及一种封装基板及其制法及封装结构，特别是涉及一种不需在基板上形成防焊层的封装基板及封装结构及其制法。

背景技术

在现行覆晶式(flip chip)半导体封装技术中，是在半导体芯片上设有多个电极垫，在各该电极垫上设有金属凸块，并提供一具有多个电性接触垫的封装基板，且通过焊料以对应电性连接所述金属凸块与电性接触垫。

相比于传统的打线接合(Wire Bond)技术，覆晶技术的特征在于半导体芯片与封装基板间的电性连接是以金属凸块为之而非一般的金线，而该种覆晶技术的优点在于能提高封装密度以降低封装元件尺寸；同时，该种覆晶技术不需使用长度更长的金线，而能提高电性连接的性能以降低阻抗。

由于越来越多的产品设计趋向小型化，因此，覆晶技术也朝向高输出/输入(I/O)数、细间距的趋势发展。然而，随着金属凸块间距(pitch)的缩小，封装基板的可靠度与良率不易维持原有的水准。

请参阅图1A至图1D，是说明一种现有封装结构的制法的剖视示意图。

如图1A所示，提供一基板本体10，其至少一表面10a具有多个电性接触垫112及线路111。

如图1B所示，在该基板本体10上形成防焊层(solder mask)12，该防焊层12中形成有一外露出这些电性接触垫112及部分线路111的防焊层开孔120。

如图1C所示，在各该电性接触垫112上形成焊料14。

如图1D所示，在该基板本体10上方接置具有作用面20a的半导体芯片20，且该半导体芯片20的作用面20a具有多个电极垫21，在各该电极垫21上设有金属凸块22，令这些金属凸块22通过焊料14’以对应电性连接至各该电性接触垫112。

然而，现有的封装结构的制法中，在各该电性接触垫112上形成焊料14时，并不易精准控制该焊料14的量，经常使得该焊料14的量过多(例如图1C右边的焊料14)而造成桥接现象，或者该焊料14的量过少(例如图1C左边的焊料14)而造成结合性不足及电性连接效果不佳，这将衍生后续该半导体芯片20封装时的问题，例如桥接至旁边(如图1D右边的焊料14’)或连接不良(如图1D左边的焊料14’)，导致可靠度等问题发生。

再者，所述金属凸块22设在该芯片端，其成本更高，且由于封装基板上的焊料14仅有数微米(μm)的厚度，在高I/O数的应用时所形成的接点常出现接着不良及可靠度问题；此外，在该基板本体10上形成该防焊层12之前，通常必须进行粗化制造工艺，以提高该基板本体10与该防焊层12之间的结合性，然而该粗化制造工艺容易造成该电性接触垫112及线路111变形，进而影响整体电性(尤其是在高频时)，且将导致该半导体芯片20的电性连接困难。

因此，如何提供一种封装基板及其制法及封装结构，以避免现有技术中的焊料量不易控制、金属凸块形成在芯片端、及必须在基板上形成防焊层，而必须先粗化线路或电性接触垫以增加与防焊层的结合力，因而导致线路线形变形、及良率与可靠度下降等问题，实已成为目前业界急待克服的问题。

发明内容

鉴于所述现有技术的缺陷，本发明的一目的是提供一种封装基板及其制法及封装结构，能避免焊料量不易控制、良率与可靠度下降等问题。

本发明的又一目的是提供一种封装基板及其制法及封装结构，能避免金属凸块全由芯片端来提供，且不需在基板上形成防焊层，以避免线路产生形变、及良率与可靠度下降等问题。

为达到所述目的及其它目的，本发明提供一种封装基板，包括：基板本体，其至少一表面具有多个电性接触垫及线路；绝缘层，设在该基板本体的表面、所述电性接触垫及线路上，且该绝缘层的厚度小于所述电性接触垫的厚度，并具有多个对应外露出各该电性接触垫的上表面的绝缘层开孔；以及多个第一金属凸块，对应设在各该绝缘层开孔中的电性接触垫的上表面，且突出于该绝缘层。

依所述的封装基板，所述绝缘层开孔可对应外露出各该电性接触垫的部分上表面或全部上表面。

依所述的结构，还可包括焊料或表面处理层，设在该第一金属凸块上；形成该焊料的材料可为锡(Sn)、铅(Pb)、金(Au)、铜(Cu)、镍(Ni)、银(Ag)、与其所组成群组合金的其中一者，且形成该表面处理层的材料可为镍/金(Ni/Au)、化镍钯浸金(Electroless Nickel/ElectrolessPalladium/Immersion Gold，ENEPIG)、锡(Sn)、银(Ag)、与金(Au)的其中一者。