[发明专利]集成电路及其制造方法有效

专利信息
申请号: 200910118577.1 申请日: 2009-03-04
公开(公告)号: CN101527296A 公开(公告)日: 2009-09-09
发明(设计)人: 松田克志 申请(专利权)人: 三洋电机株式会社;三洋半导体株式会社
主分类号: H01L23/528 分类号: H01L23/528;H01L21/768
代理公司: 中科专利商标代理有限责任公司 代理人: 李贵亮
地址: 日本国大阪府守*** 国省代码: 日本;JP
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摘要:
搜索关键词: 集成电路 及其 制造 方法
【权利要求书】:

1.一种集成电路,其特征在于,具有:

配线层,其层叠在基体之上,并具有图案,该图案形成有形成狭窄的槽的间隙部以及与该间隙部相连的宽的开口部;

覆盖所述配线层而堆积的层间绝缘膜,

其中,

产生于所述间隙部和所述开口部的连接部分的所述配线层的所述图案的角部被倒角,所述间隙部的端部形成朝向所述开口部而末端变宽的形状,

所述层间绝缘膜堆积成在该层间绝缘膜之下埋入所述端部以外的所述间隙部的膜厚,

所述间隙部的所述端部的所述开口部的一侧扩大至如下所述的宽度,即,所述层间绝缘膜在与所述间隙部的所述端部的所述开口部的一侧相对应的位置形成凹陷部而堆积的宽度。

2.如权利要求1所述的集成电路,其特征在于,

在与所述端部以外的所述间隙部对应的位置上,空洞形成于所述层间绝缘膜内。

3.如权利要求2所述的集成电路,其特征在于,

所述空洞朝向所述间隙部的所述端部延伸,

在所述空洞朝向所述间隙部的所述端部延伸的途中,该空洞的顶部打开而变为所述凹陷部。

4.一种集成电路的制造方法,该集成电路具有:层叠在基体之上,并具有形成有形成狭窄的槽的间隙部以及与该间隙部相连的宽的开口部的图案的配线层;覆盖所述配线层而堆积的层间绝缘膜,

所述集成电路的制造方法的特征在于,

具有配线层构图工序,其构图在所述基体上层叠的所述配线层,将在所述间隙部和所述开口部的连接部分产生的所述配线层的所述图案的角部倒角,从而形成所述间隙部的端部成为朝向所述开口部末端变宽的形状的所述图案,

具有层间绝缘膜堆积工序,其在构图好的所述配线层上堆积具有埋入所述端部以外的所述间隙部的膜厚的所述层间绝缘膜,

所述间隙部的所述端部的所述开口部的一侧扩大至如下所述的宽度,即,所述层间绝缘膜在与所述间隙部的所述端部的所述开口部的一侧相对应的位置形成凹陷部而堆积的宽度。

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