[发明专利]半导体金属连线制作工艺中改善介质层膜厚均一性的方法

说明书

技术领域

本发明涉及一种半导体工艺方法，尤其是一种半导体金属连线制作工艺中改善介质层膜厚均一性的方法。

背景技术

在半导体后道(Back-End-Of-Line，BEOL)制程中，一般需要多层金属布线，上下金属层之间由介质层隔开并通过通孔连接。具体制作过程通常为：如图1～图3所示，在刻蚀金属连线层1之后，在金属连线层1上淀积介质层2，如图2所示，然后经过CMP(Chemical Mechanical Polishing，化学机械抛光)平坦化，如图3所示，再在介质层上刻蚀通孔，然后是通孔金属(如钨)的填充及其化学机械抛光，之后再淀积后一道金属连线层。如图2所示，介质层2淀积工艺会保持下层金属连线刻蚀形成的图形间的高低差(Step-height)，这个高低差必须通过化学机械抛光工艺消除，否则会对后续的光刻，刻蚀，和金属淀积等工艺造成难以克服的困难。化学机械抛光工艺涉及的耗材和工艺参数很多，其中耗材包括研磨垫(pad)，研磨头(head)，研磨垫修正盘(conditioning disk)，研磨液(slurry)等。这些耗材各有不同的使用寿命及更换周期。其工艺参数，如研磨液流量，压力等，有时也会偏离设计值。化学机械抛光工艺的工艺控制及稳定性在很大程度上受到这些耗材和工艺参数变化的限制而难以提高。另外，由于化学机械抛光自身特性的限制，很难使硅片面内不同区域的研磨速率保持一致，因此即使在耗材和工艺参数完全一样的情况下，也很难保证硅片面内的膜厚均一性。就现有技术来说，化学机械抛光之后硅片面内以及不同硅片之间膜的厚变化有时会达到实际需要膜厚的三分之一或更大。从而对先进半导体制程的开发和量产品良率的提高造成障碍。且随着半导体器件尺寸的缩小和设计规格的收紧，这种障碍作用越来越严重。

发明内容

本发明所要解决的技术问题是提供一种半导体金属连线制作工艺中改善介质层膜厚均一性的方法，能够克服化学机械抛光自身特性的限制，改善了介质层化学机械抛光后硅片面内和硅片之间的膜厚均一性。

为解决上述技术问题，本发明半导体金属连线制作工艺中改善介质层膜厚均一性的方法的技术方案是，在制作金属连线之后，淀积第一介质层，然后在所述第一介质层上淀积一层阻挡层，再在所述阻挡层上淀积第二介质层，所述第二介质层的最低处要高于所述阻挡层的最高处，之后进行化学机械抛光，所述阻挡层在后面进行的化学机械抛光中对所述第二介质层具有高选择比，使得化学机械抛光后的表面停留在所述阻挡层的最高处。

本发明通过在金属层间介质间增加淀积一层在化学机械抛光过程中对层间介质层具有高选择比的阻挡层，使化学机械抛光在研磨介质层的时候能够停在该阻挡层上，以有效消除因耗材和工艺参数的变化引起的化学机械抛光工艺波动。同时由于化学机械抛光研磨停在阻挡层上，残膜厚度的面内均一性主要取决于化学机械抛光阻挡层下面的层间介质层淀积时的面内均一性，从而在一定程度上了克服化学机械抛光自身特性的限制，改善了介质层化学机械抛光后硅片面内和硅片之间的膜厚均一性。增加淀积的阻挡层同时可给层间介质层化学机械抛光的终点检测提供方便，提高化学机械抛光工艺的稳定性。

附图说明

下面结合附图和实施例对本发明作进一步详细的说明：

图1～图3为现有的半导体金属连线制作工艺中改善介质层膜厚均一性的方法的示意图；

图4～图8为本发明半导体金属连线制作工艺中改善介质层膜厚均一性的方法的示意图

图中附图标记为，1.金属连线层；2.介质层；3.第一介质层；4.隔离层；5.第二介质层。

具体实施方式

本发明公开了一种半导体金属连线制作工艺中改善介质层膜厚均一性的方法，在如图4所示的制作金属连线1之后，淀积第一介质层3，如图5所示，然后在所述第一介质层3上淀积一层阻挡层4，如图6所示，再在所述阻挡层4上淀积第二介质层5，如图7所示，所述第二介质层5的最低处要高于所述阻挡层4的最高处，之后进行化学机械抛光，所述阻挡层4在后面进行的化学机械抛光中对所述第二介质层5具有高选择比，使得化学机械抛光后的表面停留在所述阻挡层4的最高处。

所述第一介质层3为纯的SiO₂，或者是掺杂P、B、F中一种或几种杂质元素的SiO₂，其淀积工艺可以是PE-CVD(等离子体增强化学气相淀积)、AP-CVD(常压化学气相淀积)或者LP-CVD(低压化学气相淀积)厚度范围为100～10000