[发明专利]半导体金属连线制作工艺中改善介质层膜厚均一性的方法无效
| 申请号： | 200910057519.2 | 申请日： | 2009-06-30 |
| 公开（公告）号： | CN101937867A | 公开（公告）日： | 2011-01-05 |
| 发明（设计）人： | 邓镭;方精训;程晓华 | 申请（专利权）人： | 上海华虹NEC电子有限公司 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 顾继光 |
| 地址： | 201206 上*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 半导体 金属 连线 制作 工艺 改善 介质 层膜厚 均一 方法 | ||
1.一种半导体金属连线制作工艺中改善介质层膜厚均一性的方法，其特征在于，在制作金属连线之后，淀积第一介质层，然后在所述第一介质层上淀积一层阻挡层，再在所述阻挡层上淀积第二介质层，所述第二介质层的最低处要高于所述阻挡层的最高处，之后进行化学机械抛光，所述阻挡层在后面进行的化学机械抛光中对所述第二介质层具有高选择比，使得化学机械抛光后的表面停留在所述阻挡层的最高处。
2.根据权利要求1所述的半导体金属连线制作工艺中改善介质层膜厚均一性的方法，其特征在于，所述第一介质层为纯的SiO2，或者是掺杂P、B、F中一种或几种杂质元素的SiO2，其淀积工艺是PE-CVD、AP-CVD或者LP-CVD，厚度范围为100～10000
3.根据权利要求1所述的半导体金属连线制作工艺中改善介质层膜厚均一性的方法，其特征在于，所述阻挡层是SiON或者SiN，其淀积工艺是PE-CVD，AP-CVD或者LP-CVD，厚度范围为10～3000
4.根据权利要求1所述的半导体金属连线制作工艺中改善介质层膜厚均一性的方法，其特征在于，所述第二介质层为纯的SiO2，或者是掺杂P、B、F中一种或几种杂质元素的SiO2，其淀积工艺是PE-CVD，AP-CVD或者LP-CVD，厚度范围为100～10000
5.根据权利要求1所述的半导体金属连线制作工艺中改善介质层膜厚均一性的方法，其特征在于，所述化学机械抛光的控制为固定时间控制，或者为终点检测控制。
6.根据权利要求5所述的半导体金属连线制作工艺中改善介质层膜厚均一性的方法，其特征在于，根据硅片表面或化学机械抛光工艺过程中的光学，机械，温度变化，特定元素或化合物检测的终点检测方法。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
