[发明专利]半导体装置以及半导体装置的制造方法

说明书

技术领域

本发明涉及半导体装置以及半导体装置的制造方法，例如，涉及MOS晶体管。

背景技术

MOS晶体管是在电子技术中是核心的电子元件，MOS晶体管的小型化和高驱动能力化成为重要课题。

作为提高MOS晶体管驱动能力的一种方法，存在将栅极宽度加长来降低导通电阻的方法，但是，当将栅极宽度加长时，存在MOS晶体管的占有面积变大这样的问题。

因此，在以下的日本专利文件1中，提出如下技术：抑制横型MOS结构的MOS晶体管的占有面积增加，并且使栅极宽度加长。

专利文献1：特开2006-294645公报

如图8(a)的立体图所示，对于该技术来说，在阱5中设置沟槽部10，隔着绝缘膜7在沟槽部10的上表面和内部形成栅电极2。

在阱5的表面部分，在栅电极2的一侧设置源极区域61，在另一侧设置漏极区域62。

图8(b)是图8(a)的A-A剖面图，如该图所示，由于在沟槽部10内形成栅电极2，所以，与绝缘膜7接触的轮廓的长度成为栅极宽度。

这样，在该技术中，将栅极部作成具有凸部和凹部的沟槽结构，由此，相对于表面处的栅电极2的长度，能够将有效的栅极宽度的长度加长，由此，能够不降低MOS晶体管的耐压而使平均单位面积的导通电阻降低。

但是，在图8(a)的结构中，存在如下问题：随着栅极长度L变短，不能获得设想的驱动能力。

图8(c)是图8(a)的B-B剖面图。当观察图8(b)时容易得知，但是，图8(c)是切下形成有沟道区域12的沟槽侧壁的最大限度的部分的剖面图。虽然电流通过电流路径13而在图8(c)所示的源极漏极间所产生的沟道区域12内流动，但是，沟道区域12的上部的电流路径13比下部的电流路径13短，栅极长度L越短，其差越显著。即，产生栅极长度L越短电流越集中地在沟道区域12的上部的电流路径13流过而在下部的电流路径13中几乎没有电流流过的现象，产生不能够有效利用沟道区域12、不能获得设想的驱动能力的问题。

发明内容

本发明的目的在于提高具有沟槽结构的半导体装置的驱动能力。

对于本发明来说，为了实现上述目的，在方案1的发明中，提供一种半导体装置，其特征在于，具有：半导体衬底；第一导电类型的阱，形成在上述半导体衬底上，并且形成有深度在栅极宽度方向上变化的凹部；栅电极，隔着绝缘膜形成在上述凹部的上表面以及内部；第二导电类型的源极区域，在上述栅电极的一侧，形成至上述栅电极的底部附近；第二导电类型的漏极区域，在上述栅电极的另一侧，形成至上述栅电极的底部附近。

方案2的发明如方案1的半导体装置，其特征在于，上述源极区域和上述漏极区域的底部形成在与上述栅电极的底部相同或比该底部深的位置。

方案3的发明如方案1或方案2的半导体装置，其特征在于，上述源极区域和上述漏极区域的底部侧的区域由第二导电类型的阱形成。

方案4的发明如方案1、方案2或方案3的半导体装置，其特征在于，在上述漏极区域的与上述栅电极邻接的区域，将杂质浓度设定得较低。

方案5的发明提供一种半导体装置的制造方法，其特征在于，由如下步骤构成：阱形成步骤，在半导体衬底上形成第一导电类型的阱；凹部形成步骤，在上述所形成的阱中，形成深度在栅极宽度方向上变化的凹部；栅电极形成步骤，在上述凹部的上表面以及内部形成绝缘膜后，隔着该绝缘膜在上述凹部的上表面以及内部形成栅电极；源极漏极形成步骤，在上述所形成的栅电极的两侧注入离子，将源极区域和漏极区域形成至上述栅电极的底部附近。

方案6的发明提供一种半导体装置的制造方法，其特征在于，由如下步骤构成：阱形成步骤，在半导体衬底上形成第一导电类型的阱；第二阱形成步骤，在上述第一导电类型的阱中形成两个第二导电类型的阱；凹部形成步骤，在上述两个第二导电类型的阱之间，形成深度在栅极宽度方向上变化的凹部；栅电极形成步骤，在上述凹部的上表面以及内部形成绝缘膜之后，隔着该绝缘膜在上述凹部的上表面以及内部形成栅电极；源极漏极形成步骤，在上述两个第二导电类型的阱中注入离子，形成源极区域和漏极区域。

方案7的发明如方案6的半导体装置的制造方法，其特征在于，在上述第二阱形成步骤中，在单一的第二导电类型的阱的一部分注入离子，转换为第一导电类型，由此，隔离形成上述单一第二导电类型的阱。

根据本发明，将源极区域、漏极区域形成到栅电极的底部附近，由此，能够提高半导体装置的驱动能力。

附图说明