[发明专利]线路基板及电感线的制作方法

说明书

技术领域

本发明涉及一种线路基板及其制作方法，且特别是有关于一种具有可调式线路结构的封装基板及其制作方法。

背景技术

在近年来，为了改进电子组件的电性特性，通常将电子组件安装在一电路板内，例如系统级封装(System-in-Package，SiP)。系统级封装即为系统整合化构装，也就是将电子组件整合于单一构装体内，其内包含被动组件、内存及电子连接器等内埋式组件，也可包含不同的制程方式及材料。当电子组件被安装在电路板内部之后，导线层(导电层)通过积层法(build-up method)在其上进行迭层，以完成一多层电路板的组装。

然而，系统级封装虽可有效缩减封装面积与进行系统的初步整合，但其结构较为复杂，且散热设计、电性可靠度的维持等皆较单一芯片封装更具挑战性。系统级封装具有多种内埋式组件，而内埋式组件由于整合在电路板内，因而使得其线路布局受到限制，在制作时不易调整线路图案，相对影响整体组件的电性表现。以常见的内埋式带通滤波器(Band PassFilter，BPF)为例，由于作为电感的线路无法实时调整，因而容易产生频率飘移的效应而使得通带效应(band-pass effect)变差，也因此降低了系统级封装产品的性能。

发明内容

本发明一目的是提供一种线路基板，其线路布局可视所需的情况实时调整线路的长度。

本发明还有一目的是提供一种电感线的制作方法，可制作不同长度的电感线，进而提升系统级封装产品的性能及功率。

为具体说明本发明的内容，在此提出一种线路基板，包括一叠合层、一内埋式电子组件、至少一线路结构以及一焊罩层。内埋式电子组件位于叠合层中。线路结构位于叠合层的表面上，而且线路结构包括一主线与多个分支。主线具有一第一端与一第二端，第一端连接于参考平面与内埋式电子组件其中之一，而第二端经由分支分别连接于参考平面与内埋式电子组件的另一。焊罩层配置于叠合层的表面。焊罩层具有开口，而且开口可用以暴露出线路结构中的分支。

在本发明的一实施例中，焊罩层可暴露出与分支相连的一部分主线。

在本发明的一实施例中，叠合层包括多个介电层与至少一导电层，而且导电层位于两相邻的介电层之间。

在本发明的一实施例中，参考平面可为一接地面。

在本发明的一实施例中，内埋式电子组件与线路结构可以构成一滤波器。

为具体说明本发明的内容，在此提出一种电感线的制作方法适用于一线路基板。线路基板包括一叠合层、一内埋式电子组件、至少一线路结构以及一焊罩层。内埋式电子组件制作于叠合层中。线路结构位于叠合层的一表面上，而且线路结构包括一主线与多个分支。主线具有一第一端与一第二端，第一端连接于参考平面与内埋式电子组件其中之一，而第二端通过分支分别连接于参考平面与内埋式电子组件的另一。焊罩层配置于叠合层的表面，而且焊罩层具有一开口可用以暴露出线路结构中的分支。电感线的形成方法首先是选择分支其中之一，而被选择的分支将主线划分为一第一部分与一第二部分。第一部分位于被选择的分支与第一端之间，而第二部分位于被选择的分支与第二端之间。之后，切断第二部分主线与被选择的分支之间的连接，并且切断其它分支与第一部分主线之间的连接，以使被选择的分支与第一部分主线形成一电感线。

在本发明的一实施例中，切断主线与分支间的连接的方法可以是经由焊罩层的开孔对其所暴露的主线与分支进行激光切割。

为具体说明本发明的内容，在此提出一种线路基板，包括一叠合层、一内埋式电子组件、至少一线路结构以及一焊罩层。内埋式电子组件位于叠合层中。线路结构位于叠合层的一表面上，线路结构包括一主线与多个线段，而且主线与线段沿一走线方向配置。走线方向由内埋式电子组件延伸至一参考平面。主线连接于参考平面与内埋式电子组件其中之一。两相邻线段之间具有一第一空白区，且每一线段与其所对应的参考平面或内埋式电子组件之间具有一第二空白区。焊罩层配置于叠合层的表面，焊罩层具有一开口，而开口至少暴露出第一空白区与第二空白区。

在本发明的一实施例中，开口还可暴露出线段。

在本发明的一实施例中，叠合层包括多个介电层与至少一导电层，导电层位于两相邻的介电层之间。

在本发明的一实施例中，参考平面可为一接地面。

在本发明的一实施例中，内埋式电子组件与线路结构可构成一滤波器。