[发明专利]非易失性半导体存储器

说明书

技术领域

本发明涉及一种非易失性半导体存储器的互连布局(layout)。

背景技术

近来，非易失性半导体存储器，特别地，NAND闪速存储器可用于各种电子装置，同时利用大容量和非易失性特性。

在NAND闪速存储器的情况下，单元元件(cell unit)包括串联连接的多个存储单元以及在多个存储单元两端上连接的两个选择栅晶体管。该单元元件被称为NAND串。

当随着日益增大的容量在存储单元和栅选择晶体管中进行小型化时，如果不适当地设计用于使用在存储单元阵列上设置的导电线的装置以及连接导电线的方法，导电线的电阻就变得棘手。

例如，对于连接到在单元元件的一端上的源扩散层的单元源线，以及对于连接到其中设置存储单元和选择栅晶体管的单元阱区的单元阱线(well line)，有必要使单元源线和单元阱线的电阻降低尽可能多，以稳定源扩散层和单元阱区的电位。

US2006/0198196(2006年9月7日)公开了一种技术，在该技术中设置在存储单元阵列上的多个金属层中的一个(最上层)被最大化地用于单元源线和单元阱线，以降低导电线的电阻。

发明内容

根据本发明一方面的非易失性半导体存储器包括：存储单元阵列，包括多个单元元件(cell unit)；电源衬垫，设置在所述存储单元阵列的第一方向的一端上；第一页缓冲器，设置在所述存储单元阵列的所述第一方向的另一端上；多条位线，设置在所述存储单元阵列上且沿所述第一方向延伸；以及第一电源线，设置在所述存储单元阵列上的所述多条位线上，以连接所述电源衬垫和所述第一页缓冲器。

附图说明

图1示出芯片布局的一个实例，本发明的实例应用于该芯片布局；

图2示出NAND单元元件；

图3示出位线与页缓冲器之间的关系；

图4示出电源电位的路径；

图5示出根据本发明的布局的第一实例；

图6是示出器件结构的一个实例的平面图；

图7是沿图6的VII-VII线截取的截面图；

图8是沿图6的VIII-VIII线截取的截面图；

图9是沿图6的IX-IX线截取的截面图；

图10是沿图6的X-X线截取的截面图；

图11是沿图6的XI-XI线截取的截面图；

图12示出位线电位的波动；

图13示出根据本发明的布局的第二实例；

图14示出基本图形的实例；

图15示出基本图形的实例；

图16示出根据本发明的布局的第三实例；

图17示出根据本发明的布局的第四实例；

图18示出根据本发明的布局的第五实例；

图19示出根据本发明的布局的第六实例；

图20示出根据本发明的布局的第七实例；

图21示出根据本发明的布局的第八实例；

图22示出根据应用实例的布局；

图23示出图22的区域X1的放大图；

图24示出图23的区域X2的放大图；

图25示出图24的区域X3的放大图；

图26示出图25的区域X4的放大图；

图27示出图25的区域X5的放大图；

图28示出图26的区域X6的放大图；

图29是分路区(shunt area)的放大图；

图30示出改变导电线的倾度的方法；以及

图31示出改变导电线的倾度的方法。

具体实施方式

下面将参考附图详细说明本发明一方面的非易失性半导体存储器。

1.概述

在非易失性半导体存储器中，从芯片特性和芯片尺寸的观点，在每一改进阶段中确定电路的体系结构和布局。

其中，仅在芯片的一侧中设置衬垫，同时将页缓冲器(读出放大器)设置在存储单元阵列的列方向上的两端上。

在这种情况下，为了向芯片中的所有电路稳定地供给电源电位Vdd和Vss，有必要考虑电源线的布局。

如上所述，在存储单元阵列上设置单元源线和单元阱线。因此，电源线经常沿着除了在存储单元阵列上的区域以外的芯片的边缘布局。

然而，不幸地，沿着芯片边缘的电源线的布局会增大芯片尺寸。

在本发明的一个实例中，采用这样的布局，其中电源线设置在存储单元阵列上。