[发明专利]半导体结构

说明书

技术领域

本发明涉及半导体元件，且特别涉及一种具有增高式(raised)源极/漏极区 的金属氧化物半导体(MOS)元件。

背景技术

随着集成电路的集成度不断提高，MOS元件变得越来越小，而MOS元 件的接合深度(junction depth)也跟着降低。然而，接合深度的降低会造成工 艺上的困难，例如当MOS元件变小时，源极/漏极区需要高掺杂浓度以降低 电阻，而且注入深度的控制也会增加工艺上的困难。此外，由于源极/漏极硅 化物区与源极/漏极接合的距离缩短，容易造成高漏电流与低驱动电流。

使用增高式(raised)的源极/漏极区可以解决上述问题。如图1所示，基底 2上具有栅介电层2与栅极6所构成的栅极堆叠。以离子注入在栅极堆叠两 侧的基底2形成轻掺杂源极/漏极区(LDD)8后，形成栅极间隙壁10。以外延 方式形成硅层12后，进行离子注入形成源极/漏极区14。之后，形成源极/ 漏极硅化物区16。

图1所示的传统结构仍有缺点，因为PMOS元件与NMOS元件具有不 同的能隙(bandgap)，为了降低硅化物区16与底下半导体材料之间的肖特基 势垒(Schottky Barrier)，PMOS元件与NMOS元件的硅化工艺必须分开进行， 以形成不同的金属硅化物。如此一来，造成工艺成本的增加。

因此，业界亟需一种具有增高式源极/漏极区的半导体元件，除了可降低 漏电流与提高驱动电流外，又同时避免上述公知技术的问题。

发明内容

本发明的目的在于提出一种半导体结构，以克服现有技术的上述的高漏 电流与低驱动电流等缺陷。

本发明提供一种半导体结构，包括：半导体基底；栅介电层，位于该半 导体基底上；栅极，位于该栅介电层上；深源极/漏极区，邻近该栅极；硅化 物区，位于该深源极/漏极区上；以及，增高式金属化源极/漏极区，介于该 硅化物区与该栅极之间，其中该增高式金属化源极/漏极区邻接该硅化物区。

如上所述的半导体结构，其中该增高式金属化源极/漏极区与该硅化物区 包含相同金属。

如上所述的半导体结构，其中还包括轻掺杂源极/漏极区，该轻掺杂源极 /漏极区位于该增高式金属化源极/漏极区的下方。

如上所述的半导体结构，其中该增高式金属化源极/漏极区与该轻掺杂源 极/漏极区形成肖特基接触。

如上所述的半导体结构，其中该轻掺杂源极/漏极区包含外延硅。

如上所述的半导体结构，其中该增高式金属化源极/漏极区以间隙壁与该 栅极及该栅介电层分隔，其中该间隙壁的厚度小于约150。

如上所述的半导体结构，其中该深源极/漏极区包括应力源，该应力源的 内缘沿垂直方向对准至该硅化物区与该增高式金属化源极/漏极区的交界处。

如上所述的半导体结构，其中该应力源包含SiGe。

如上所述的半导体结构，其中该应力源包含SiC。

如上所述的半导体结构，其中该深源极/漏极区包括外延硅层，该外延硅 层介于该应力源与该硅化物层之间，且该外延硅层延伸至该增高式金属化源 极/漏极区的下方。

如上所述的半导体结构，其中该硅化物区的底部高于该栅介电层的底 部。

本发明还提供一种半导体结构，包括：半导体基底；栅介电层，位于该 半导体基底上；栅极，位于该栅介电层上；应力源，位于该半导体基底中且 邻近该栅极；增高式金属化源极/漏极区，介于该应力源与该栅极之间，其中 该增高式金属化源极/漏极区的底部实质上高于该半导体基底的上表面。

本发明还提供一种半导体结构，包括：半导体基底，包括NMOS区与 PMOS区；NMOS元件，位于该NMOS区中，该NMOS元件包括：第一栅 极堆叠，位于该半导体基底上；第一间隙壁，位于该第一栅极堆叠的侧壁； 第一深源极/漏极区，邻近该第一栅极堆叠；第一硅化物区，位于该第一深源 极/漏极区上；以及，第一增高式金属化源极/漏极区，介于该第一硅化物区 与该第一栅极堆叠之间；以及，PMOS元件，位于该PMOS区中，该PMOS 元件包括：第二栅极堆叠，位于该半导体基底上；第二间隙壁，位于该第二 栅极堆叠的侧壁；第二深源极/漏极区，邻近该第二栅极堆叠；第二硅化物区， 位于该第二深源极/漏极区上；以及，第二增高式金属化源极/漏极区，介于 该第二硅化物区与该第二栅极堆叠之间。