[发明专利]半导体器件及其制造方法

说明书

本申请是申请号为03138174.X、申请日为2003年5月30日、发明名称为“半导体器件及其制造方法”的专利申请的分案申请。

对相关申请的引用

本发明要求日本专利申请No.2002-158997(申请日2002年5月31日)、No.2002-316076(申请日2002年10月30日)和No.2003-127344(申请日2003年5月2日)的优先权，其全部内容在此引为参考。

技术领域

本发明总体上涉及半导体器件，特别涉及构成为可表面安装的半导体器件及其制造方法。

背景技术

近些年来，高密度的半导体芯片进步非常显著，半导体芯片的尺寸已减小。与此相关，高密度和功能高度集中的半导体器件不断进步，现已开发了将多个半导体芯片集成到一个半导体器件内的技术。例如，存在一种其中有多个不同种类和功能的半导体芯片相互连接并且提供外部连接电极的半导体器件。

虽然例如有一种在一个封装中容纳多个半导体芯片的多芯片组件(MCM)，但常规的MCM不具有与具有最近开发的精细结构的半导体芯片相同的精细结构。

日本特许公开申请No.2001-217381公开了在一个封装中容纳多个半导体芯片的技术。采用该专利文件中公开的技术，多个半导体芯片设置在安装夹具上，铜端子形成在每个半导体芯片的电极上。然后，使用传递模塑通过密封树脂密封半导体芯片和铜端子，研磨密封树脂的表面以露出铜端子。在露出铜端子的密封树脂表面上形成布线(重排布线)之后，外部连接电极形成在重排布线(rearrangement wiring)上。

日本特许公开申请No.2001-332643公开了一种类似于以上提到的专利文件中公开的技术。该专利文件公开了在每个半导体芯片的背面上形成保护膜。

此外，日本特许公开申请No.7-86502公开了一种技术，其中多个半导体芯片容纳在基板内形成的凹槽中并且重排布线形成在半导体芯片上，之后外部连接端形成在重排布线上。采用该技术，凹槽的深度形成得使每个半导体芯片的电路形成面与基板的表面对准。

此外，日本特许公开申请No.2002-110714公开了一种技术，其中设置多个半导体芯片，电路形成面朝下，树脂填充在半导体芯片之间，同时通过覆盖半导体芯片的背面和侧面使半导体芯片的电路形成面成为平坦的表面。之后，重排布线形成在电路形成面的侧面上，以形成外部连接端子。

此外，日本特许公开申请No.5-206368公开了一种技术，其中多个半导体芯片安装在导热基板上，绝缘树脂填充在芯片之间，用铝在电路形成面上形成重排布线。

虽然以上提到的常规技术以并列安装多个半导体芯片的方式构成，但现已开发了许多种其中叠置多个半导体芯片的叠置型半导体器件。

作为公开了叠置型半导体器件的文件的例子，有日本特许公开申请No.2001-298149和No.2001-320015。

采用日本特许公开申请No.2001-298149中公开的技术，上半导体芯片安装在其上叠置上半导体芯片的下半导体芯片的焊盘区域(排列在周边的电极)内。此外，采用日本特许公开申请No.2001-320015中公开的技术，导电柱(柱形金属部件)设置在每个叠置半导体芯片的布线层上。

采用以上提到的日本特许公开申请No.2001-217381和No.2001-332643中公开的技术，使用传递模塑通过密封树脂密封半导体芯片，由此，传递模塑期间施加的压力对半导体芯片具有负面影响。此外，模塑之后研磨密封树脂表面时，较大的力施加在半导体芯片上。此外，当叠置半导体芯片时，由于在安装基板(硅晶片)上固化密封树脂时的收缩而可能发生翘曲。当叠置半导体芯片时，这种翘曲会具有负面影响。

在公开专利申请No.7-86502中，当形成容纳半导体芯片的凹槽时，凹槽的深度需要高精确度。特别是，如果半导体芯片变薄，那么凹槽的深度需要较高的精确度，这很难实现。

此外，采用日本特许公开申请No.2002-110714中公开的技术，树脂提供在半导体芯片的背面，产生半导体芯片散热特性差的问题。此外，由于树脂固化在半导体芯片的背面上，因此在半导体器件中可能发生翘曲。

此外，根据日本特许公开申请No.2002-110714和No.5-206368中公开的技术，将半导体芯片设置在预定位置之后，树脂填充在半导体芯片之间，由此存在安装半导体芯片或填充树脂时，半导体芯片发生位移的情况。采用该技术，不可能除去位移的芯片。