[发明专利]以导线架形成阵列的封装结构

说明书

技术领域

本发明主要是披露一种封装结构，更特别地是披露一种以导线架形成阵列的封装结构。

背景技术

近年来，由于3C产品的盛行，因此要求半导体元件的尺寸必须进一步的缩小。为此，近期的半导体的后段制大都使用晶片级的芯片尺寸封装技术(WAFER LEVEL CHIP SCALE PACKAGE；WL-CSP)来达成缩小封装尺寸的需求。例如，第7129581号美国专利即披露一种使用重配置层(RE-DISTRIBUTION LAYER)来形成球阵列(BGA)的封装结构，如图7所示。很明显地，当使用到晶片级的封装制造工艺时，就必须在完成所有封装制造工艺以及切割后，方能进行GOOD-DIE的测试，若当晶片制造过程中有瑕疵时，则可能会浪费非常多的封装成本；同时，重配置层的制造是一种高成本与费时的技术，往往对单芯片的封装而言，是不符合经济效益的。

发明内容

鉴于发明背景中，所述的单芯片封装方式的缺点及问题，本发明的主要目的在于提供一种以导线架形成阵列的封装结构，从而将多个导电元件以阵列设置的方式，设置在导线架上。

本发明的主要目的在提供一种以导线架形成阵列的封装结构，从而将多个导电元件以阵列设置的方法，以缩小封装体积及降低制造工艺成本。

据此，本发明主要提供一种以导线架形成阵列的封装结构。其结构包含：导线架，是由多个较短的引脚以及多个较长的引脚所组成，并通过多个较短的引脚以及多个较长的引脚构成第一表面及第二表面；通过粘着层将芯片的背面固接于导线架的第一表面，且芯片的主动面上的侧边附近设置有多个金属焊垫；多条金属导线，用以电性连接芯片上的多个金属焊垫与导线架的多个引脚；封胶材料，是用以包覆芯片、多条金属导线、导线架的第一表面及第二表面，并暴露第二表面上的部份金属；及多个导电元件，是与暴露的部份金属电性连接，从而在导线架的第二表面上形成阵列设置的封装结构。

本发明还提供一种以导线架形成阵列的封装结构的方法，包含：提供由多个较短的引脚以及多个较长的引脚所组成的导线架，并且多个较短的引脚以及多个较长的引脚构成导线架的第一表面及第二表面；利用粘着层将芯片的背面固接在导线架的第一表面，且芯片的主动面的侧边附近具有多个金属焊垫；形成多条金属导线于多个金属焊垫及多个引脚上，用以电性连接芯片上的主动面上的多个金属焊垫及导线架的多个引脚；接着，利用封胶材料包覆芯片、金属导线及导线架的第一表面及部份第二表面；接着，使用移除制造工艺移除第二表面的部份封胶材料，以暴露出第二表面的引脚上的部份金属；及形成多个导电元件于多个引脚的暴露的金属部份，以使得多个导电元件与引脚相互电性连接，从而可以在导线架的第二表面上形成以阵列设置的封装结构。

有关本发明的特征与实施方式，兹配合附图作最佳实施例详细说明如下。(为使对本发明的目的、构造、特征、及其功能有进一步的了解，兹配合实施例详细说明如下。)

附图说明

图1是根据本发明所披露的技术，具有相互交错排列的多个较长的引脚及多个较短的引脚的导线架的俯视图；

图2是根据本发明所披露的技术，具有多个相互交错排列的长度不同的多个引脚的导线架的俯视图；

图3A是根据本发明所披露的技术，是表示具有以2xn设置的导电元件设置于导线架上的封装结构的剖面图；

图3B是根据本发明所披露的技术，于相互交错排列的多个较长的引脚及多个较短的引脚上，设置多个导电元件的俯视图；

图4A是根据本发明所披露的技术，是表示具有以4xn设置的多个导电元件设置于导线架上的封装结构的剖面图；

图4B是根据本发明所披露的技术，是表示于相互交错排列的多个较长的引脚及多个较短的引脚上，设置多个导电元件的俯视图；

图5A是根据本发明所披露的技术，表示以双边打线、且具有以4xn设置的多个导电元件设置于导线架上的封装结构的剖面图；

图5B是根据本发明所披露的技术，表示于相互交错排列的多个较长的引脚及多个较短的引脚上，设置多个导电元件的俯视图；及

图6是根据本发明所披露的技术的制造工艺流程图。

图7是现有技术第7129581号美国专利的封装结构示意图。

主要元件标记说明

10            导线架

101           多个第一引脚          102         多个第二引脚

1011          第一表面              1012        第二表面