[发明专利]半导体结构的形成方法

说明书

技术领域

本发明涉及一种半导体装置的制造技术，特别是涉及一种具有凸出的(raised)源极与漏极区域的金属氧化物半导体(metal-oxide-semiconductor；MOS)装置的形成方法。

背景技术

随着集成电路尺寸的缩小，金属氧化物半导体(MOS)装置变得更小，因此MOS装置的接合深度也变小，此将在形成MOS装置的制造工艺中导致技术困难。例如，为了降低源极与漏极的阻值，小型的MOS装置的源极与漏极区域需要较高的掺杂浓度。控制小型装置的源极与漏极延伸区域的浅接面的注入深度(implantation depth)同样也有困难。

为了解决上述问题，可以在MOS装置形成凸出的源极与漏极区域及/或凸出的浅掺杂源极与漏极(LDD)区域来改善。图1显示一般具有凸出源极/漏极区域的MOS装置。形成此MOS装置的方式为，形成包括栅极介电层4以及栅极电极6的栅极叠层于基底2上，然后通过离子注入步骤以形成LDD区域8，再形成栅极间隙壁10。接着进行外延成长以在基底2上成长结晶硅层12，然后通过离子注入以形成源极与漏极区域14。

图2显示具有凸出源极与漏极以及凸出LDD区域的MOS装置，其典型的形成工艺包括形成补偿间隙壁16于包括栅极介电质4以及栅极电极6的栅极叠层的侧壁上；外延成长一第一硅层18于基底2上；注入杂质以形成LDD区域8；形成主要的间隙壁10；外延成长一第二硅层20于上述第一硅层18上以及注入杂质以形成源极及漏极区域14。

如图1及图2所示，传统的制造工艺是同时形成PMOS以及NMOS的凸出的区域，因此，凸出的区域包含相同的材料。此制造工艺包括几个问题，首先，由于在外延成长步骤之前会先形成LDD区域，而PMOS以及NMOS元件包含不同的杂质，所以PMOS与NMOS的外延层可能具有不同厚度。再者，由于硅外延成长需要在高温下进行，所以杂质(或称”杂质”(dopant))会过度地扩散而使MOS装置的短沟道效应变得更严重。其次，还有其他缺点，例如低活化效率、低溶解度(由于杂质是以注入(implant)形成的)以及由低活化效率与杂质的低溶解度引起的硅化物具有高接触阻值等。

有鉴于此，有需要提供一种改良的半导体结构的形成方法。

发明内容

本发明的目的在于整合凸出的源极与漏极区域及/或LDD区域，用以改善MOS装置的性能，同时克服现有技术的缺点。

根据上述目的，本发明提供一种半导体结构的形成方法，包括：提供半导体基底，其具有PMOS区域以及NMOS区域；形成PMOS元件于该PMOS区域，包括：形成第一栅极叠层于该半导体基底上；形成第一补偿间隙壁于该第一栅极叠层的侧壁；使用该第一补偿间隙壁作为掩模，而形成应激源于该半导体基底之中，其中该应激源的顶部表面大体上与该半导体基底的顶部表面齐平或者高于该半导体基底的该顶部表面；及外延成长第一凸出源极/漏极延伸区域于该应激源上，且连接该第一补偿间隙壁，其中该第一凸出源极/漏极延伸区域原位掺杂有第一P型杂质；以及形成NMOS元件于该NMOS区域，包括：形成第二栅极叠层于该半导体基底上；形成第二补偿间隙壁于该第二栅极叠层的侧壁；使用该第二补偿间隙壁作为掩模，外延成长第二凸出源极/漏极延伸区域于该半导体基底上，其中该第二凸出源极/漏极延伸区域原位掺杂有第一N型杂质；以及形成深源极/漏极区域，其连接该第二凸出源极/漏极延伸区域，其中该深源极/漏极区域不含形成于该半导体基底之中的应激源。

如上所述的半导体结构的形成方法，其中该PMOS元件的应激源原位掺杂有第二P型杂质，并且该第二P型杂质的浓度小于该第一凸出源极/漏极延伸区域的第一P型杂质的浓度。

如上所述的半导体结构的形成方法，其中该第二P型杂质的浓度大约小于1×10¹⁸离子/立方厘米(即ions/cm³)，且该第一P型杂质的浓度大约大于5×10¹⁹ions/cm³。

如上所述的半导体结构的形成方法，其中该应激源不含原位掺杂的P型杂质。

如上所述的半导体结构的形成方法，其中形成该应激源以及该PMOS元件的第一凸出源极/漏极延伸区域的步骤还包括：形成凹陷于该半导体基底之中；等向性蚀刻该半导体基底以延伸该凹陷于该第一补偿间隙壁的下方；以及外延成长硅锗于该凹陷之中。