[发明专利]半导体结构及存储单元

说明书

技术领域

本发明涉及一种半导体元件，特别涉及一种存储单元，且还涉及一种含静态随机存取存储器的集成电路的形成方法。

背景技术

过去数十年中，半导体制造业持续缩小半导体元件(MOS场效应晶体管)的尺寸，以增加集成电路的速度、性能、密度以及降低单位成本。然而，持续缩小MOS场效应晶体管会降低载流子的移动速率，对元件的驱动电流产成不利的影响。为了更加促进MOS元件的性能，增加载流子移动速率变成未来非常重要的课题。目前常对MOS元件的通道区施加应力来增加载流子移动的速率，对NMOS元件的通道区施加一源极至漏极的张应力，并对PNMOS元件施加一源极至漏极的压应力。

一般来说，对PNMOS元件的通道区施加一压应力的方法，通常是在PNMOS元件的源极及漏极上生长SiGe应力源，其包括沿着硅基板的边缘形成凹槽，外延生长SiGe应力源于凹槽中，以及进行回火程序。因为SiGe的晶格常数大于硅基板，因此在回火程序后，可对源极SiGe应力源及漏极SiGe应力源间的通道区施加一压应力。

然而，上述方法并不适用于静态随机存取存储器(SRAM)。图1显示六晶体管的静态随机存取存储器，包括穿通栅极晶体管PG1、PG2、上拉MOS元件(pull-up MOS)PU1、PU2及下拉MOS元件(pull-down MOS)PD1、PD2。通过字元线WL分别控制穿通栅极MOS元件PG1、PG2的栅极2、4，以决定静态随机存取存储器的电流。由上拉MOS元件PU1、PU2及下拉MOS元件PD1、PD2所形成的栓锁可存储一个状态，并由位元线BL来读取或写入。

传统上，形成SiGe应力源于存储晶片中的PMOS元件中，可以有效地增加静态随机存取存储器中上拉PMOS元件的驱动电流，但无法增加下拉NMOS元件的驱动电流，因此下拉MOS元件有一较小的驱动电流。故PMOS及NMOS元件间不平衡的性能会造成写入困难。例如，上拉PMOS元件PU2具有一高驱动电流，使电荷容易从Vcc提供至节点6。相反地，NMOS元件PD2具有一相对低的驱动电流，则不易使电荷从节点6释放至Vss。因此，当写入“0”至存储单元中时，需要很长的时间。此外，PMOS元件的高驱动电流会降低静态随机存取存储器的写入电压界限，且降低的写入电压界限可能会增加错误的写入。因此，为了形成高性能的静态随机存取存储器，必须平衡写入及读取，即平衡上拉PMOS元件及下拉NMOS元件的驱动电流。

一般利用增加NMOS元件的栅极宽度来促进NMOS元件的驱动电流，然而此解决方法与缩小集成电路尺寸相矛盾。因此，通过增加NMOS元件的栅极宽度并非良好的方法。故半导体制造业亟需一种可解决上述问题却不会降低存储元件密度的方法。

发明内容

本发明的目的在于提供一种半导体结构及存储单元，用以形成高性能的静态随机存取存储器。

本发明提供的一种半导体结构，包括半导体基板；平面PMOS元件，位于该半导体基板表面之上，以及NMOS元件，位于该半导体基板表面之上，其中该NMOS元件为鳍式场效晶体管(FinFET)。如上所述的半导体结构，其中该NMOS元件包括：半导体条，其上表面高于相邻隔离区上表面一垂直距离，该半导体条的垂直距离与宽度比例约大于0.5；栅极介电层，位于该半导体条的表面及侧壁，以及栅极，位于该栅极介电层之上。

如上所述的半导体结构，其中该NMOS元件包括：半导体条，其上表面高于相邻隔离区的上表面一垂直距离，该半导体条的垂直距离与宽度比例约大于1；栅极介电层，位于该半导体条的表面及侧壁，以及栅极，位于该栅极介电层之上。

如上所述的半导体结构，其中该PMOS元件包括：有源区，其上表面高于相邻隔离区上表面一垂直距离，该有源区的垂直距离与宽度比例约小于1；栅极介电层，位于该半导体条的表面及侧壁，以及栅极，位于该栅极介电层之上。

如上所述的半导体结构，其中该PMOS元件包括：有源区，其上表面相同或低于相邻隔离区上表面一垂直距离；栅极介电层，位于该半导体条的表面及侧壁，以及栅极，位于该栅极介电层之上。

如上所述的半导体结构，其中该PMOS及NMOS元件位于一存储单元中。

如上所述的半导体结构，其中该PMOS及NMOS元件以一浅沟槽隔离区分隔，该浅沟槽隔离区包括有第一部分与第一上表面以及第二部分与第二上表面，该PMOS元件相邻该第一部分且该NMOS元件相邻该第二部分。

如上所述的半导体结构，其中所有在该存储单元中的PMOS元件皆为平面元件，且所有在该存储单元中的NMOS元件皆为鳍式场效晶体管。