[发明专利]半导体芯片和半导体晶片的制造方法

说明书

技术领域

本发明涉及一种半导体晶片，其中形成由划分区和在划分区中放置的TEG限定的多个器件形成区中排列的半导体器件，并且涉及一种用于半导体芯片的制造方法，每一个所述半导体芯片包括通过沿划分区对器件形成区进行个体化划分而与半导体晶片分离的半导体器件。

背景技术

通常，通过划分这种半导体晶片来制造多个半导体芯片的各种方法是公知的。例如，用于通过使器件形成区个体化在单晶硅等的晶片上设置的多个器件形成区中共同地形成半导体器件、沿位于相邻器件形成区之间的划分区来机械剪切(例如通过切割)所述晶片的各种方法已经是公知的。

此外，在这种晶片中，在划分区中形成称为TEG或测试元件组的评估器件(测试器件)。在半导体芯片制造工艺的各种工艺中，通过研究这样形成的TEG的各种特征来监测实际器件特征。

此外，通常是这样的情况：这种TEG由除了通常为晶片的基本材料的硅和二氧化硅之外、包含各种金属有无机衬底的材料形成。此外，在研究了各种特征之后，所形成的TEG变为是不必要的，并且通过在沿划分区的晶片切割阶段去除TEG。

尽管近年来划分区的收缩(变窄)已经促进增加每晶片可获得的半导体芯片的个数或者扩展了器件形成区，从实现各种电气测量的观点来看，在使TEG器件形成区的宽度变窄方面存在限制。因此，通过减小TEG器件形成区的边缘部分与划分区的边缘部分之间的间隙来使划分区变窄。

另一方面，在晶片切割期间通过刀锋进行剪切期间，易于由冲击引起产生小断片的切割或产生细裂缝的微裂纹，因此需要在位于远离器件形成区一定程度的位置处通过刀锋实现切割。因此，如果促进了如上所述的划分区的变窄，这是没有通过切割完全去除TEG的情况。如果TEG部分地保持未去除，当安装半导体芯片时由于TEG与配线图案的接触而发生短路等，并且这与可能发生电路故障的问题有关。

为了抑制问题的发生，已经考虑了各种方法作为用于通过切割去除TEG，例如在日本未审专利公开No.2002-231659和No.2001-60568中所公开的。

发明内容

近年来，使用等离子体刻蚀的等离子体切割已经引起了注意，作为用于晶片切割的新型切割技术(例如，参考日本未审专利公开No.2004-172365)。然而，通常是这样的情况：TEG由与硅和二氧化硅不同的各种金属和无机衬底形成。因此，存在这样的问题：不能通过刻蚀完全地去除TEG，并且所述TEG保持为通过使用气体用于刻蚀硅基材料的等离子体切割(例如，使用氟基等离子体的等离子体刻蚀)未被去除的。

因此，考虑通过使用在等离子体刻蚀期间改变的气体类型来执行刻蚀，通过刻蚀去除TEG。然而存在以下问题：在这种情况下需要用于改变刻蚀的气体类型的时间和工作，并且妨碍了半导体芯片制造工艺的效率。

本发明的目的是为了解决以上问题，并且提供一种半导体芯片制造方法以及半导体晶片，能够对通过使用等离子体刻蚀将其上的TEG形成为单块的半导体芯片的晶片进行划分、有效地去除TEG、并且进一步地增加每晶片可获得的半导体芯片的个数或扩展器件形成区的。

为了实现以上目的，本发明具有以下构造。

根据本发明的第一方面，提出了一种用于半导体芯片的制造方法，包括：

在由划分区限定的每一个器件形成区中形成半导体器件，并且在TEG放置部分中形成TEG或测试元件组，在半导体晶片的第一表面上，将所述划分区配置为包括其中配置了所述TEG的所述TEG放置部分和其区域宽度比所述TEG放置部分宽度小的区域宽度减小部分；

将保护薄片粘到所述半导体晶片的第一表面上，使得所述薄片与所述TEG接触；

将掩模放置到作为位于与所述晶片的所述第一表面相对的表面的第二表面上，以便限定所述划分区；

在已粘贴所述保护薄片并且已放置所述掩模的状态下，在所述晶片的第二表面上执行等离子体刻蚀，从而去除与所述划分区相对应的部分，然后将所述器件形成区划分为单个半导体芯片，每一个半导体芯片均包括个体化的半导体器件；以及

通过将所述保护薄片从由所述等离子体刻蚀划分的半导体芯片上剥离，与所述保护薄片一起去除残留在所述TEG放置部分中、并且粘到所述保护薄片上的所述TEG的剩余部分，从而制造所述个体化的半导体芯片。

根据本发明的第二方面，提出了一种如在所述第一方面中限定的所述半导体芯片的制造方法，其中，