[实用新型]金属氧化物半导体晶体管元件

说明书

技术领域

本实用新型涉及一种半导体装置，尤其涉及一种金属氧化物半导体晶体管元件。

背景技术

随着金属氧化物半导体晶体管(MOSFET)朝向微细化尺寸的发展，进入到深亚微米时代，例如65纳米(nm)以下的工艺，对于MOS晶体管元件的驱动电流(drive current)的提升已显得日益重要。

已知有使用应变硅(strained silicon)的概念增加空穴或电子的迁移率(mobility)，以增进金属氧化物半导体晶体管元件的性能。例如，利用硅锗层的晶格常数与硅不同导致当硅外延在硅锗层上时产生结构上应变的原理，使松弛的硅(Si)锗(Ge)层成长在绝缘硅(SOI)的基底上或传统的硅基底上，再于松弛的硅锗层上成长硅外延，形成应变硅。由于硅锗层的晶格常数(lattice constant)比硅大，这使得硅的带结构(band structure)发生改变，而造成载流子移动性增加。

另外，亦有使用选择性外延成长方法，于栅极形成之后，在源极/漏极区域中嵌入掺杂锗，形成受压挤的应变硅膜，以增进PMOS的电子迁移率。或在NMOS工艺中进行掺杂碳的硅选择性外延嵌入源极/漏极区域中，形成拉伸的应变硅膜，以增进电子迁移率。

图1显示多个现有的MOS晶体管元件的顶视示意图。图2显示图1中沿着AA’线段的剖面示意图，以CMOS元件结构做说明。CMOS半导体元件1包括一半导体基底，其具有硅层12，半导体基底包括有一有源区13及一隔离区16，隔离区16围绕有源区13以将有源区予以电绝缘。一栅极结构，设于有源区13上。栅极结构包括一栅极绝缘层18、一栅极电极层20、及一间隙壁22。有源区13可包括一掺杂井14或15。因此，其沟道宽度即为栅极电极层与有源区交叠时的宽度，亦即，此种现有MOS晶体管元件结构的沟道宽度是局限于有源区13的宽度。

由上述知道有许多增进载流子迁移率的方法，例如，图3显示另一现有的MOS晶体管元件的剖面示意图，其进一步具有自对准金属硅化物层25及接触孔蚀刻停止层(contact etch stop layer，CESL)21。藉由应力的施加，使半导体基底上的沟道产生拉伸或挤压的应变，而改进迁移率。然而，就目前改良载流子迁移率的技术而言，其沟道的大小，终究仍迁就而局限于既有的技术极限所制得的元件尺寸大小，例如光刻、蚀刻的极限及制造浅沟槽隔离结构时填沟的极限等。

因此，仍需要一种MOS晶体管元件及其制造方法，以较现有技术更进一步增进元件性能。

实用新型内容

本实用新型的目的是提供一种金属氧化物半导体(MOS)晶体管元件。本实用新型的MOS晶体管包括一外延层位于栅极结构与半导体基底的有源区之间，并且外延层的一周边部分覆盖在隔离区的一周边部分的上方，使得栅极下方的沟道宽度能比原本的有源区宽度还宽，因此，能使漏极电流增加。

依据本实用新型的MOS晶体管元件，包括一半导体基底、一栅极结构、及一选择性外延层。半导体基底包括一有源区及一隔离区，隔离区围绕有源区以将有源区予以电绝缘。栅极结构是设于有源区上。外延层是位于有源区与栅极结构之间，并且外延层的一周边部分覆盖在隔离区的一周边部分的上方。

根据本实用新型的MOS晶体管元件可增加沟道宽度，而增进漏极电流。

附图说明

图1显示一现有的MOS晶体管元件的顶视示意图；

图2显示图1中沿着AA’线段的剖面示意图；

图3显示另一现有的MOS晶体管元件的剖面示意图；

图4显示一依据本实用新型的MOS晶体管元件的具体实施例的顶视示意图；

图5显示图4中沿着BB’线段的剖面示意图；

图6显示一依据本实用新型的MOS晶体管元件的另一具体实施例的剖面示意图；

图7至图13说明依据本实用新型的制造MOS晶体管元件的方法的具体实施例；

图14显示一依据本实用新型的制造MOS晶体管元件的方法的流程图；

图15显示一依据本实用新型的制造MOS晶体管元件的方法的具体实施例中外延层完成后的穿透式电子显微照片；

图16显示依据本实用新型的方法制得的HVT PMOS晶体管元件与现有的HVT PMOS晶体管元件的电流(I_on)对Ldrawn作图；

图17显示依据本实用新型的方法制得的HVT NMOS晶体管元件与现有的HVT NMOS晶体管元件的电流(I_on)对Ldrawn作图；