[发明专利]具有非对称式导线架的多芯片堆栈封装结构

说明书

技术领域

本发明涉及一种多芯片堆栈封装结构，特别是涉及一种使用具有不同高度内引脚的导线架来进行多芯片堆栈封装的结构。

背景技术

近年来，半导体的后段工艺都在进行三维空间(Three Dimension；3D)的封装，以期利用最少的面积来达到较高的密度或是内存的容量等。为了能达到此目的，现阶段已开发出使用芯片堆栈(chip stacked)的方式来达成三维空间(Three Dimension；3D)的封装。

在公知技术中，芯片的堆栈方式将多个芯片相互堆栈于基板上，然后使用打线的工艺(wire bonding process)来将多个芯片与基板连接。图1即披露一种以导线架为基底的芯片堆栈封装的结构，其中图1A为剖面示意图而图1B为图1A的平面示意图。如图1A所示，导线架5可分为内引脚部5a、外引脚部5b及平台部5c，其中平台部5c与内引脚部5a及外引脚部5b具有高度差。首先将三个芯片堆栈在导线架5的内引脚5a上，接着再以金属导线10、11、12来将三个芯片上的焊垫7、8、9连接至导线架5的平台部5c上，然后，进行造型工艺(molding process)将三个堆栈芯片及导线架5的内引脚5a与部分平台部5c封闭，但暴露出外引脚部5b，以作为连接其它界面的引脚。

上述公知的芯片堆栈封装结构中，由于每一芯片与导线架5的平台部5c之间的金属导线10、11、12长度及弧度均不相同，故除了在进行封胶过程中，长度与弧度较长的金属导线易产生位移而导致芯片的短路外，还会因为金属导线10、11、12长度不相同，造成电信号的相位产生变化等问题。

发明内容

有鉴于发明背景中所述的芯片堆栈方式的缺点及问题，本发明提供一种使用多芯片偏移堆栈的方式，来将多个尺寸相近似的芯片堆栈成一种三维空间的封装结构。

本发明的主要目的在提供一种多芯片堆栈的封装结构，使其具有较高的封装集成度以及较薄的厚度。

本发明的另一目的是提供一种具有不同高度内引脚的导线架结构，使其可与多芯片偏移堆栈结构进行封装。

本发明的再一目的是提供一种具有不同高度内引脚的导线架结构，使得封装后的密封剂可以依据多芯片偏移堆栈结构中的芯片数量做高度的调整，以使进行注胶时的模流能够达到平衡。

据此，本发明提供一种堆栈式芯片封装构造，包括：导线架，由多个内引脚与多个外引脚所构成，内引脚则包括有多个平行的第一内引脚群与平行的第二内引脚群，而第一内引脚群与第二内引脚群的末端以一间隔相对排列之，并且第一内引脚群具有沉置结构而形成第一内引脚群的末端位置与第二内引脚群的末端位置具有不同的垂直高度；然后将多芯片堆栈结构固接于第一内引脚群上，并通过多条金属导线将同一侧边缘上的金属焊接点与第一内引脚群及第二内引脚群电连接；以及使用密封剂来包覆多芯片堆栈结构及内引脚并且具有顶缘表面与底缘表面。

接着，本发明再提供一种导线架结构，由多个内引脚与多个外引脚所构成，其内引脚群包括有多个平行的第一内引脚群与平行的第二内引脚群，而第一内引脚群与第二内引脚群的末端以一间隔相对排列，并且第一内引脚群具有沉置结构而形成第一内引脚群的末端位置与第二内引脚群的末端位置具有不同的垂直高度。

附图说明

图1A 为已有技术的剖视图；

图1B 为图1A的俯视图；

图2A   为本发明的芯片结构的俯视图；

图2B   为本发明的芯片结构的剖视图；

图2C   为本发明的多芯片偏移堆栈结构的剖视图；

图3A～C为本发明的重设置层制造过程的示意图；

图4A～B为本发明的重设置层中的焊线接合区的剖视图

图5    为本发明的具有重设置层的多芯片偏移堆栈结构的剖视图；

图6    为本发明的导线架的剖视图；

图7    为本发明的密封剂成对称形状的多芯片偏移堆栈结构封装的剖视图；

图8为本发明的密封剂成对称形状的多芯片偏移堆栈结构封装的另一实施例的剖视图；

图9为本发明的密封剂成对称形状的多芯片偏移堆栈结构封装的再一实施例的剖视图；

图10为本发明的密封剂成不对称形状的多芯片偏移堆栈结构封装的实施例的剖视图；

图11为本发明的密封剂成不对称形状的多芯片偏移堆栈结构封装的另一实施例的剖视图；

图12为本发明的密封剂成不对称形状的多芯片偏移堆栈结构封装的再一实施例的剖视图。

主要元件标记说明

2、3、4：半导体元件

5：导线架引线

5a：导线架内引脚部