[发明专利]半导体器件及其制作方法

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其制作方法。

背景技术

半导体集成电路中包含大量NMOS和PMOS晶体管，所谓NMOS晶体管是在P型衬底上形成栅极，并在栅极两侧的衬底内注入N型杂质形成源/漏极的器件，因其形成的位于栅极下方的沟道为N型，故称作N沟道金属氧化物半导体结构。所谓PMOS晶体管则是在N型衬底上注入P型杂质形成源/漏区的器件，因其沟道为P型，故称作P沟道金属氧化物半导体结构。半导体器件制作过程中，在同一衬底上形成NMOS和PMOS晶体管的制作过程如下：

图1A至1C为说明现有器件及其制作方法的器件剖面示意图。图1A为形成栅极以后的器件结构示意图，如图1A所示，在衬底的各器件之间刻蚀填充形成了隔离沟槽102，在硅衬底101上沉积了栅氧化硅层103(Gate Oxide)；通过沉积、刻蚀多晶硅，在衬底上形成了栅极104-1和104-2。

图1B为形成介质层后的器件结构示意图，如图1B所示，形成多晶硅栅极后，利用化学气相沉积(CVD，Chemical Vapor Deposition)方法在该衬底上沉积栅极介质层106，通常该层可以为氮化硅层，氧化硅或氮氧化硅层。

图1C为干法刻蚀介质层后的器件结构示意图，如图1C所示，利用干法刻蚀栅极介质层106，因干法刻蚀的各向异性，栅极侧壁处的介质层106会保留下来，而在栅极顶部和栅极间硅衬底表面处的介质层会被刻蚀去除，形成了栅极侧壁层。形成栅极侧壁层后，利用多晶硅栅极及其侧壁上保留的侧壁层作为掩膜进行离子注入，形成源/漏极掺杂区。注意对于NMOS和PMOS器件，因其所需注入的杂质类型相反，在工艺制作中需分别对源/漏极掺杂区进行离子注入，如图1C中所示，对于NMOS器件，其源/漏区107-1、108-1注入的为N型杂质；对于PMOS器件，其源/漏区107-2、108-2注入的为P型杂质。至此，在一个衬底上分别形成了NMOS器件和PMOS器件。

然而，随着超大规模集成电路的迅速发展，器件的密度越来越高，尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作结果的影响也日益突出。上述传统的器件制作方法已难以满足45nm以下器件的制作要求。

对于45nm以下的CMOS器件，对工艺制作中的热预算的控制更为严格，要求在各步工艺中尽可能地降低加热温度，减少加热时间。但是，对于某些工艺，降低加热温度或减少加热时间会导致其他问题的出现，最典型的就是对多晶硅栅极进行热退火处理以激活杂质的工艺步骤，如果降低加热温度或减少加热时间，就会使得杂质的活化率降低，进而影响到器件的性能，为此，降温或者减少加热时间使器件制作过程中的热预算最小化的同时，还必须注意确保器件的性能不退化。但是，对于小尺寸器件，采用上述传统的器件制作方法很难同时兼顾这两个要求。

对于小尺寸器件，常用的一种改善器件性能的方法是应力工程的方法。所谓应力工程是指，对于NMOS器件，在接近沟道的位置生长一层具有张应力的薄膜，可以有效提高其沟道内电子的迁移率；对于PMOS器件，在接近沟道的位置生长一层具有压应力的薄膜，可以提高其沟道内的空穴的迁移率。现已证实，应力工程的方法可以有效地改善器件的电性能。但是，注意到该应力工程方法对于NMOS和PMOS器件而言，效果是正好相反的。因此给实际工艺制作带来了麻烦，单纯地生长对其中一种器件有利的带应力的薄膜必然会导致另一种器件性能的下降，对器件整体性能改善不大。

申请号为200510115838.6的中国专利申请公开了一种能在器件内局部产生机械应力，以提高器件沟道内载流子迁移率的方法，该方法利用多步光刻、刻蚀工艺，在NMOS器件和PMOS器件上分别形成了具有张应力和具有压应力的薄膜，提高了器件沟道内的载流子迁移率。但是，该方法实现复杂，增加了大量的操作步骤，延长了生产周期，提高了生产成本。并且，因工艺步骤的增多，复杂性的增大，可能引入器件的缺陷数会增多，结果导致器件的性能没有明显提升，产品的成品率反而下降。如果能有一种方法，使得生长的某一种应力薄膜提高其对应类型的器件性能的同时，对另一种类型的器件没有大的影响，则可以在减少工艺步骤，缩短工艺周期的情况下，有效改善器件的整体性能。

发明内容

本发明提供一种半导体器件及其制作方法，该半导体器件在工艺制作中所需的激活杂质的活化温度较低，可以在不影响器件性能的情况下，降低生产中的热预算，改善了现有45nm以下半导体器件制作中无法兼顾热预算和器件性能两方面要求的问题。