[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体器件制造，更具体地涉及高增益场效应晶体管(FET)器件的形成方法，其中该高增益FET器件包含非对称晕区域、非对称扩展区域或其组合，从而增加该器件的自增益。术语“自增益”定义为g_m/g_ds，其中g_m为跨导，g_ds为漏极电导率。本发明还涉及使用本发明方法制造的高增益FET器件。根据本发明，该高增益FET器件包含非对称晕区域或非对称扩展区域中的至少一种。

背景技术

在互补金属氧化物半导体(CMOS)技术中，需要用于高性能模拟电路的高增益场效应晶体管(FET)。这是因为随着晶体管持续按比例缩小至更小的栅极长度，晕(halo)或袋状(pocket)注入的剂量增加，导致晶体管的自增益降低。模拟应用一个关键的品质因素为晶体管自增益，要求具有高自增益的特殊器件被整合成为CMOS工艺的一部分。术语“高增益FET”通常用于表示具有如下特征的FET，即，具有源区和漏区，其中源区包含扩展和晕注入物，漏区包含扩展注入物并且无晕注入物或减少的晕注入物。高增益FET的另一个名称为非对称漏极场效应晶体管(ADFET)。

用于制造高增益FET的现有技术集成技术复杂，且严重依赖于许多制造工艺。具体地，现有技术的集成技术注入特别的扩展注入物和晕注入物，使用一个附加掩模通过屏蔽FET结构漏极侧不进行该晕注入，由此制造高增益FET。现有技术方案被称为阴影掩模技术，利用厚阻挡掩模阻挡倾斜的晕注入物进入漏区。在本发明的图1A-1B中描述了这种技术。具体地，图1A示出了扩展注入步骤20期间的结构，其中阻挡掩模18存在于半导体衬底10的表面上并毗邻图形化的栅区16，该图形化栅区16包含栅电介质12和栅导体14。具体而言，使用本领域中公知的传统工艺步骤，包括阻挡掩模沉积、光刻以及可选的蚀刻，在FET的漏极侧上形成阻挡掩模18。在本发明附图中，FET的源极侧标记成“S”，漏极侧标记成“D”。在现有技术工艺的这个步骤中，扩展注入物220被允许进入FET的源区和漏区，从而在S侧和D侧都形成扩展区域22。

图1B示出了倾斜晕注入步骤24期间的相同结构。如图所示，晕注入物24形成特定的角度，防止大多数晕离子被注入到FET的漏区侧内。而仅在FET的源区侧形成晕区域26。

需要指出，阻挡掩模18d设置成与图形化栅区16相距特定的距离，并且其厚度也设置成与晕离子注入角度有关的特定数值。利用图1A-1B中所示的现有技术方案的一个优点在于其容许全部栅导体长度，包括技术最小长度。现有技术方案缺点多，例如包括阻挡掩模厚度的临界工艺尺寸，以及用于制造临界尺寸的恰当的阻挡掩模到栅导体间距。此外，对该器件而言，为了确保晕阻挡一致性，重叠容差是关键的。阻挡掩模厚度的临界尺寸与交叠以及阻挡掩模距离的变化，将导致结果器件的变化。

鉴于上述方面，需要提供用于制造高增益FET的另一种集成方案，该集成方案基本上降低或者消除了由于使用上述现有技术阴影掩模工艺所导致的不想要的器件特性变化。

发明内容

本发明提供了一种用于制造高增益FET的方法，该方法基本上降低或者消除了由于使用上述现有技术阴影掩模工艺所致的不想要的器件特性变化。本发明采用了至少部分地扩展到栅区上的阻挡掩模，其中在扩展注入以及可选的晕注入之后，制成了具有非对称晕区域、非对称扩展区域或其组合的FET。本发明方法因此提供了高增益FET，其中器件特性的变化被基本上减小或消除。本发明还涉及使用本发明方法制造的结果的非对称高增益FET器件。

通常，本发明方法包含步骤：

提供一种结构，该结构包含位于半导体衬底表面上的至少一个图形化栅区，所述至少一个图形化栅区包含源区侧和漏区侧；

在所述至少一个图形化栅区的所述漏区侧上形成第一阻挡掩模，所述第一阻挡掩模至少部分地扩展到至少一个图形化栅区上；

执行第一扩展注入以在所述源区侧内形成第一扩展区域，其中所述第一阻挡掩模防止在所述漏区侧内形成所述第一扩展区域；

除去所述第一阻挡掩模；以及

至少在该图形化栅区的所述漏区侧内执行第二扩展注入，从而至少在所述漏区侧内形成具有与第一扩展区域的分布不同的第二扩展区域。

“分布不同”是指第二扩展区域通常具有不同于第一扩展区域的结深度与/或掺杂剂浓度。