[实用新型]半导体构装基板

说明书

技术领域

本实用新型是有关于一种半导体构装基板，且特别是有关于一种应用于覆晶式球格阵列式的半导体构装基板。

背景技术

覆晶技术(Flip Chip，F/C)是经常应用于晶片尺寸构装的构装技术，是采用面矩阵方式(area array)在晶片(chip)的主动表面(active surface)配置焊垫(pad)，并在焊垫上形成凸块(bump)，用以连接晶片与连接承载器(carrier)，故具有缩小构装面积，提高构装密度，并缩短信号传输路径等优点。由于硬式基板(rigidsubstrate)可同时提供高密度及高接点数的线路布置，因此是许多覆晶构装经常采用的承载器。而硬式基板的制作方式主要可分为叠层法(laminate)及积层法(build-up)两大类。

叠层法的制作原理是在具有铜箔层的单面板或双面板上，分别图案化这些铜箔层，借以形成图案化的导线层，并于各面板之间加入中间结合板(bonding sheet)，再放入大压床上的二平板之间，同时加热及加压，借以固化中间结合板而结合各面板，接着再取出进行机械钻孔，以及镀通孔(Plating Through Hole，PTH)的步骤，用以形成同时贯穿各面板的镀通插塞，并以其电性连接各导线层。

积层法的制作原理是以一绝缘芯层(core)为基层，并在绝缘芯层的表面依次形成绝缘层及图案化导线层，而各导线层之间是利用导通插塞(via)作为电性连接，其中导通插塞的工艺包括利用感光成孔(Photo-Via)、激光烧孔(Laser Ablation)及等离子体蚀孔(Plasma Etching)等非机械式钻孔的方式形成孔穴之后，再填入导电材料或电镀导电材料于孔穴之内，用以形成导电插塞。

请参考图1，其为公知以积层法制作的覆晶球格阵列构装基板的剖面示意图。覆晶球格阵列构装基板100是以一绝缘芯层110作为基础，并图案化绝缘芯层110的两面上原本就已具有的铜箔层而形成导线层112，并利用机械钻孔的方式及电镀工艺形成镀通插塞114，借以电性连接上下两层导线层112，接着分别形成绝缘层120于导线层112上，并以非机械钻孔的方式，包括感光成孔、激光烧孔及等离子体蚀孔的方式，以及电镀工艺形成导通插塞140a、140b，借以分别连接导线层112及导线层130a，以及两相邻的导线层130a、130b，其中导线层130a、130b分别利用微影及电镀工艺形成于绝缘层120a、120b上，最后分别利用抗焊层(solder mask)150暴露出部分表层的导线层130b，用以形成上方的凸块垫(bump pad)132及下方的焊球垫(solder ball pad)134。

针对覆晶球格阵列(flip chip ball grid array，FCBGA)的构装而言，当凸块间距(bump pitch)小于240微米时，必须使用40微米/40微米(线宽/线距)进行线路设计。由于积层法(build-up)的制造技术能制作出高密度及低间距的构装基板，因此在半导体组件不断地朝高脚位(High Pin Count)发展的情况下，利用积层法来制作覆晶球格阵列构装基板已成为主流。目前的覆晶球格阵列构装基板是以积层法所制作的六层板(2+2+2)为主，若凸块的密度增加，则需要增加积层的数目以方便线路的布局。然而，以积层法制作的覆晶球格阵列构装基板虽具有高密度及低间距的优点，可是利用积层法所制作的构装基板却具有制造合格率低及制造成本高的缺点。

实用新型内容

本实用新型的目的在于提供一种半导体构装基板及其工艺，其利用叠层法取代原先积层法所制作的部分内层的导线层及绝缘层，借以提高覆晶球格阵列构装基板的制造合格率，并同时降低覆晶球格阵列构装基板的制造成本。

基于本实用新型的上述目的，本实用新型提供一种半导体构装基板，具有一叠层线路结构，其包括多层图案化的内导线层、多层内绝缘层及多个镀通插塞，其中内导线层及内绝缘层相互交错叠合，而镀通插塞则同时贯穿内导线层及内绝缘层，且内导线层经由镀通插塞而彼此电性连接。半导体构装基板更具有一积层线路结构，包括二层图案化的外导线层、二层外绝缘层及多个导通插塞，其中外导线层及外绝缘层分别配置于叠层线路结构的两面，而导通插塞分别贯穿外绝缘层，且外导线层经由导通插塞与叠层线路结构的内导线层相电性连接。此外，半导体构装基板更包括二焊罩层，分别配置于对应的外绝缘层及外导线层上，并暴露出外导线层所形成的多个接合垫，用以作为凸块垫及焊球垫。

附图说明