[发明专利]半导体存储器

说明书

(一)技术领域

本发明涉及具备SRAM(静态随机存取存储器)型的存储单元的半导体存储器，特别是涉及谋求提高了抗软错误的性能的半导体存储器。

(二)背景技术

近年来，在实现电子装置的轻薄短小的同时，强烈地要求高速地实现这些装置的功能。在这些电子装置中，现在安装微型计算机是不可缺少的，在该微型计算机的结构中，必须安装大容量且高速的存储器。此外，在个人计算机的快速的普及和高性能化的基础上，为了实现更高速的处理，要求高速缓冲存储器(cache memory)的大容量化。

作为RAM，一般使用了DRAM(动态RAM)和SRAM，但在上述的高速缓冲存储器那样要求高速的处理的部分中，通常使用了SRAM。关于SRAM，作为其存储单元的结构，已知有用4个晶体管和2个高电阻元件构成的高电阻负载型和用6个晶体管构成的CMOS型。特别是，由于CMOS型SRAM在数据保持时的漏泄电流非常小，故其可靠性高，这种CMOS型SRAM正成为现在的主流。

图18是现有的CMOS型SRAM的存储单元的等效电路图。在图18中，PMOS晶体管P1(负载晶体管)和NMOS晶体管N1(驱动晶体管)构成了第1CMOS倒相器，此外，PMOS晶体管P2(负载晶体管)和NMOS晶体管N2(驱动晶体管)构成了第2CMOS倒相器，在这些第1和第2CMOS倒相器间以互补的方式连接了输入输出端子。

即，利用这些MOS晶体管P1、P2、N1和N2构成了触发电路，在图18中，在既是上述的第1CMOS倒相器的输出点又是第2CMOS倒相器的输入点的存储节点NA和既是上述的第2CMOS倒相器的输出点又是第1CMOS倒相器的输入点的存储节点NB上，可进行逻辑状态的写入和读出。

此外，NMOS晶体管N3和N4分别具有存取晶体管的功能，将NMOS晶体管N3的栅连接到字线WL上，将源连接到上述的存储节点NA上，同时将漏连接到正相位线BL上。此外，将NMOS晶体管N4的栅连接到上述的字线WL上，将源连接到上述的存储节点NB上，同时将漏连接到反相位线BLB上。

即，利用字线WL、正相位线BL和反相位线BLB的选择，可读出在存储节点NA或NB上保持了的存储值。

图19是示出与图18中示出的等效电路对应的SRAM存储单元的布局结构图。如图19中所示，在半导体衬底上所形成的N型的阱区NW和P型的阱区PW上形成一个SRAM存储单元。而且，在同一N阱区NW内形成在等效电路中示出的PMOS晶体管P1和P2，在同一P阱区PW内形成NMOS晶体管N1～N4。

在图19中，PMOS晶体管P1将利用P型杂质的注入所形成的P+扩散区FL100和FL110分别定为源区和漏区，将上述P+扩散区FL100和FL110与多晶硅布线层PL110之间定为栅区。同样，PMOS晶体管P2将利用P型杂质的注入所形成的P+扩散区FL100和FL120分别定为源区和漏区，将上述P+扩散区FL100和FL120与多晶硅布线层PL120之间定为栅区。即，PMOS晶体管P1和P2将P+扩散区FL100作为源区而共有。

此外，在图19中，NMOS晶体管N1将利用N型杂质的注入所形成的N+扩散区FL200和FL210分别定为源区和漏区，将上述N+扩散区FL200和FL210与多晶硅布线层PL110之间定为栅区。同样，NMOS晶体管N2将利用N型杂质的注入所形成的N+扩散区FL200和FL220分别定为源区和漏区，将上述N+扩散区FL200和FL220与多晶硅布线层PL120之间定为栅区。即，NMOS晶体管N1和N2将N+扩散区FL200作为源区而共有。

此外，NMOS晶体管N3将利用N型杂质的注入所形成的N+扩散区FL230和FL210分别定为源区和漏区，将上述N+扩散区FL230和FL210与多晶硅布线层PL140之间定为栅区。即，NMOS晶体管N1和N3将N+扩散区FL210作为漏区而共有。

此外，NMOS晶体管N4将利用N型杂质的注入所形成的N+扩散区FL240和FL220分别定为源区和漏区，将上述N+扩散区FL240和FL220与多晶硅布线层PL130之间定为栅区。即，NMOS晶体管N2和N4将N+扩散区FL220作为漏区而共有。

再者，在上述结构中，多晶硅布线层PL110也具有连接PMOS晶体管P1与NMOS晶体管N1的栅区相互间的布线的功能，对于多晶硅布线层PL120来说，也同样具有连接PMOS晶体管P2与NMOS晶体管N2的栅区相互间的布线的功能。