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[发明专利]包括子采样电路的锁相环（PLL）电路和时钟发生器-CN202010671165.7在审
发明人：郑在洪;郑相敦;吴承贤;李京珉 -专利权人：三星电子株式会社
申请日： 2020-07-13 - 公布日： 2021-01-19 - 主分类号： H03L7/18 文献下载
摘要：提供一种锁相环(PLL)电路和包括子采样电路的时钟发生器。所述PLL电路包括：压控振荡器，被配置为生成输出时钟；以及子采样PLL电路，被配置为：从所述压控振荡器接收所生成的所述输出时钟作为反馈，并且对接收到的所述输出时钟执行锁相操作。所述子采样PLL电路包括缓冲器，所述缓冲器被配置为缓冲接收到的所述输出时钟，所述子采样PLL电路还被配置为：基于所述缓冲器的特性随工艺、电压和温度(PVT)变化的变化，适应性地调整内部信号，以保持所述子采样PLL电路的环路带宽。
包括采样电路锁相环 pll 时钟发生器

[实用新型]双锁相环频率合成器-CN200820013590.1无效
发明人：关丽丽;田卫华;尚玉洪;李夜明;孟岩;丛金涛 -专利权人：鞍山吉兆电子有限公司
申请日： 2008-06-20 - 公布日： 2009-04-29 - 主分类号： H03L7/22 文献下载
摘要：本实用新型涉及一种双锁相环频率合成器，包括锁相环(PLL1)、锁相环(PLL2)，放大器(AMP)，参考源(Fr)及参考源选择开关(K1)，参考源(Fr)输出通过选择开关(K1)与锁相环(PLL1)和锁相环(PLL2)连接，锁相环(PLL1)输出连接放大器(AMP)。与单PLL频率合成器比较，在环路“阶数”相同的情况下，采用相同参考信号源、相同的PD及VCO，双锁相环频率合成器输出信号的相位噪声降低5～10dBc。
双锁相环频率合成器

[实用新型]移相频率合成信号发生器电路-CN200920251635.3无效
发明人：刘玉华 -专利权人：天津七六四通信导航技术有限公司
申请日： 2009-12-11 - 公布日： 2010-08-11 - 主分类号： H03L7/06 文献下载
摘要：该电路的连接关系为，70MHz标频电路一路依次通过DDS电路、载波FC PLL电路与FC PLL放大器连接，另一路依次通过混频器电路、上边带USB PLL电路与USB PLL放大器连接，再一路依次通过上边带9960Hz插入环电路与上边带USB PLL电路连接，CPU电路I分别与DDS电路、上边带USB PLL电路、载波FC PLL电路连接，77、76MHz标频电路通过分频器与存储有软件程序的FPGA可编程器件连接，FPGA可编程器件一路与上边带9960Hz插入环电路连接，另一路通过下边带9960Hz插入环电路与70MHz标频连接，CPU电路II与FPGA可编程器件连接；混频器通过下边带LSB PLL电路与LSB PLL放大器连接，LSB PLL电路分别与CPU电路I及下边带9960Hz插入环电路连接。
频率合成信号发生器电路

[发明专利]PLL控制电路-CN200680041091.7无效
发明人：大月道仁;祐川正纯;岩崎充孝;塚越敏弘 -专利权人：日本电气株式会社;株式会社理光
申请日： 2006-11-01 - 公布日： 2008-11-05 - 主分类号： H03L7/14 文献下载
摘要：在响应参考时钟而输出PLL时钟的PLL控制电路中具有频率调节电路，该频率调节电路进行频率调节，以使PLL时钟的频率在参考时钟发生变动时也实质上保持恒定。该频率调节电路使确定PLL时钟的频率的计数器的设定值响应参考时钟频率的变动而变化。
pll 控制电路

[发明专利]磁性差分环路滤波器电容器元件及其相关方法-CN201711102653.0有效
发明人： A·A·拉菲 -专利权人：硅实验室公司
申请日： 2017-11-10 - 公布日： 2021-10-26 - 主分类号： H03L7/093 文献下载
摘要：本申请公开了利用磁性差分环路滤波器电容器元件的装置和方法，这些磁性差分环路滤波器电容器元件在锁相环(PLL)电路的器件布局中被物理定位为邻近(多个)压控振荡器(VCO)电感器。此类PLL电路可被用于例如产生PLL输出信号，以用于RF接收器、RF发射器、RF收发器和被配置为利用PLL输出信号的任意其他类型的电路，该PLL输出信号的相位基于输入信号的相位。
磁性环路滤波器电容器元件及其相关方法

[发明专利]一种基于Xilinx FPGA的串行高速电路及自适应配置方法-CN202211067511.6在审
发明人：郑国锋;邵元元;封思远;张鹏;何礼 -专利权人：中国航空工业集团公司洛阳电光设备研究所
申请日： 2022-09-01 - 公布日： 2023-01-24 - 主分类号： G06F13/40 文献下载
摘要：本发明公开了一种基于Xilinx FPGA的串行高速电路及自适应配置方法，包括：FPGA单元和可编程时钟单元；FPGA单元包收发器PLL单元、PLL控制单元和串行低速串行总线接口单元，用于串行高速通讯和配置所述可编程时钟单元；可编程时钟单元包括配置寄存器单元、时钟PLL单元，用于产生可编程时钟信号做串行高速通讯参考时钟。根据每个可能的接收线速率值，计算收发器PLL单元配置参数和时钟PLL单元配置参数，动态配置收发器PLL单元和时钟PLL单元，直至找到正确的线速率，使串行高速电路接收端在几秒钟内精确自适应到正确的线速率。
一种基于 xilinx fpga 串行高速电路自适应配置方法

[发明专利]一种通用的PLL时钟控制电路和SOC芯片-CN202211446713.1在审
发明人：张茜;王明明;杨海波 -专利权人：山东云海国创云计算装备产业创新中心有限公司
申请日： 2022-11-18 - 公布日： 2023-02-24 - 主分类号： H03L7/18 文献下载
摘要：本发明提供了一种通用的PLL时钟控制电路和SOC芯片，电路包括：PLL单元；PLL参数控制单元的输出端连接到PLL单元，并配置为实时更新PLL单元的时钟配置参数；时钟控制单元的输入端连接外部晶振和PLL单元的输出端，并配置为基于软件或硬件的选择配置信息输出选择时钟频率的控制信号；时钟切换单元的输入端连接外部晶振、PLL单元的输出端和时钟控制单元的输出端，并配置为根据时钟控制单元输出的控制信号选择输出的时钟频率
一种通用 pll 时钟控制电路 soc 芯片

[发明专利]PLL修改自动复位装置及方法-CN201410440648.0有效
发明人：廖裕民 -专利权人：福州瑞芯微电子股份有限公司
申请日： 2014-09-01 - 公布日： 2017-04-19 - 主分类号： H03L7/099 文献下载
摘要：本发明提供一种PLL修改自动复位装置及方法，其中，该方法包括设定新的配置参数；判断当前时钟周期与前一时钟周期之间的参数是否出现变化；对判断结果进行逻辑运算后以产生配置变化有效信号，写入该新的配置参数触发PLL电路接收该新的配置参数将锁定状态变为无效和产生时钟信号；根据无效的锁定状态和时钟信号撤销时钟信号的输出；根据配置变化有效信号和PLL电路型号产生相应的PLL复位时序信号，以触发PLL电路根据该复位时序信号重新锁定，同时产生相应的时钟信号；根据有效的锁定状态信号和时钟信号恢复输出PLL电路的时钟信号。利用本发明，实现修改配置参数后由硬件完成PLL的锁定和复位，提高软件的工作量和工作效率。
pll 修改自动复位装置方法

[发明专利]用于多端口物理层(PHY)的锁相环(PLL)的共享控制-CN201680018911.4有效
发明人： C·E·怀恩米勒;D·巴拉什;R·C·迪恩斯;M·W·维拉斯 -专利权人：高通股份有限公司
申请日： 2016-03-02 - 公布日： 2020-04-17 - 主分类号： G06F13/372 文献下载
摘要：公开了用于多端口物理层(PHY)的锁相环(PLL)的共享控制的方法和系统。在一个方面，仲裁逻辑电路被耦合至共享锁相环(PLL)的多端口PHY的各端口。在接收到所共享PLL要被重置的指示之际，该仲裁逻辑电路命令共享该PLL的各端口进入对所共享PLL的任何重置在它们的操作中将具有最小或没有影响的状态。以此方式，包括多端口PHY的集成电路(IC)可被配置有仅一个PLL和相关联时钟生成逻辑以为其端口中的一些或全部端口提供时钟信号，从而减小其半导体面积和功耗。此外，多端口PHY的各端口可以彼此独立地操作，从而消除与具有所共享PLL相关联的任何配置和/或互操作性问题。
用于多端物理层 phy 锁相环 pll 共享控制

[实用新型]一种基于DDS的综合信号模拟源-CN201920138016.7有效
发明人：周敬权;郝筱鲲;王鹏 -专利权人：成都烨软科技有限公司
申请日： 2019-01-25 - 公布日： 2019-10-01 - 主分类号： G05B19/042 文献下载
摘要：本实用新型公开了一种基于DDS的综合信号模拟源由MCU模块、FPGA模块、DDS模块和PLL模块，外部时钟模块和电源模块组成，其中电源模块分别与其他五个模块相连，MCU模块的信号输出端通过RS232与FPGA模块的信号输入端相连接；FPGA模块的信号输出端分别与PLL模块信号输入端、DDS模块信号输入端相连，实现对DDS模块和PLL模块进行配置控制。外部时钟模块的40M时钟输出端分别与FPGA模块的工作时钟输入端、PLL模块的基准时钟输入端相连，外部时钟模块为FPGA模块和PLL模块提供40Mhz的时钟，PLL模块的信号输出端与DDS模块的参考时钟输入端相连，PLL模块输出的2.4Ghz—3.5Ghz频率信号作为DDS模块的外部参考时钟。
外部时钟模块信号输出端信号输入端参考时钟电源模块综合信号模拟源输入端工作时钟输入端本实用新型时钟输出端基准时钟配置控制频率信号信号输入输出外部

[发明专利]一种适用于非理想电网情况下的软件锁相环-CN201510869378.X在审
发明人：周小杰;陈华森;陈静;蒋正凯 -专利权人：安徽理工大学
申请日： 2015-11-30 - 公布日： 2016-02-24 - 主分类号： H02J3/01 文献下载
摘要：本发明公开一种适用于非理想电网情况下基于级联正弦信号延时消除(Cascade Sine Signal Delay Cancellation,CSSDC)方法的增强型软件锁相环，简称CSSDC-PLL。CSSDC-PLL由CSSDC算子组成和PLL组成。本发明涉及到电网电压信号检测、分布式电源并网等技术领域。本发明针对非理想电网情况下，传统的基于dq同步旋转坐标系的PLL方法在追踪角度时会产生较大偏差，使变换器控制系统失去对功率信号的控制能力，并导致保护系统跳闸，甚至损坏并网变换器的问题。以CSSDC-PLL方法对传统的PLL方法进行改进。CSSDC算子对输入信号进行处理，消除其中的谐波分量，剩余“纯净”的信号输入PLL。因此，PLL的带宽可设置的很高，从而获得很好的系统动态性能，同时消除了谐波分量带来的稳态误差。本发明在谐波消除能力、瞬态响应速度等方面具有较优特性。
一种适用于理想电网情况软件锁相环

[发明专利]微机电系统轴的耦合效应的检测、校正和补偿-CN202210975152.8在审
发明人： N·德鲁梅尔;S·G·阿尔伯特;F·M·达勒;P·格雷纳 -专利权人：英飞凌科技股份有限公司
申请日： 2022-08-15 - 公布日： 2023-02-17 - 主分类号： G01S7/481 文献下载
摘要：该振荡器结构被配置为根据利萨茹图案围绕第一旋转轴线和第二旋转轴线振荡，其中围绕第二旋转轴线的振荡将交叉耦合误差施加到围绕第一旋转轴线的振荡上，并且其中交叉耦合误差根据利萨茹图案内的利萨茹位置而改变；以及包括锁相环(PLL)的驱动器电路，该PLL被配置为调节驱动信号，该驱动信号驱动围绕第一旋转轴线的振荡。PLL被配置为基于围绕第一旋转轴线的振荡的相位误差生成PLL信号。PLL包括补偿电路，该补偿电路被配置为接收PLL信号和利萨茹图案内的利萨茹位置，将补偿值应用于PLL信号以生成用于基于利萨茹位置生成驱动信号的已补偿PLL信号。
微机系统耦合效应检测校正补偿

[发明专利]一种数据通信装置及方法-CN201811305396.5有效
发明人：张书亭;许勇;孙永剑 -专利权人：杭州华移技术有限公司
申请日： 2018-11-05 - 公布日： 2021-08-10 - 主分类号： G06F9/4401 文献下载
摘要：本发明提供了一种数据通信装置，包括ROM、RAM、通信控制模块、第一PLL、第二PLL、第一收发器、第二收发器、USB第一接头、USB第二接头，其中所述RAM与所述ROM、所述通信控制模块连接，所述通信控制模块分别与第一PLL、第二PLL相连接，所述第一收发器分别与RAM、第一PLL、USB第一接头相连接，所述第二收发器分别与RAM、第二PLL、USB第二接头相连接，所述RAM为随机存取存储器，所述ROM为只读存储器，所述第一PLL、第二PLL均为锁相环结构。
一种数据通信装置方法

[发明专利]经由已储存波段值在后续校准时加速PLL锁定时间的系统及方法-CN201611131830.3有效
发明人： H·C·小克兰弗德;V·普鲁德维;R·阿格拉拉玛昌德拉拉奥;S·蒂普潘纳纳瓦尔;N·阿拉加尔萨姆伊 -专利权人：格罗方德半导体公司
申请日： 2016-12-09 - 公布日： 2020-10-23 - 主分类号： H03L7/08 文献下载
摘要：本发明揭示一种经由已储存波段值在后续校准时加速PLL锁定时间的系统及方法，其中，用于校准锁相回路(PLL)的方法与设备及计算机程序产品缩短用于后续校准的PLL锁定时间，从而改善整体系统时间及延迟。此用于校准的系统及方法排除制程、电压及温度的影响，以更快达成PLL锁定。
经由储存波段后续校准加速 pll 锁定时间系统方法

[发明专利]分数N型锁相回路电路-CN201480080606.9有效
发明人：罗可欣;周凯;曹圣国;岳岭峰;褚方青;沈煜;吴智 -专利权人：美国莱迪思半导体公司
申请日： 2014-05-16 - 公布日： 2018-08-31 - 主分类号： H03L7/18 文献下载
摘要：提供了一种分数N型锁相回路(PLL)电路(104、600、800)。PLL电路(104、600、800)生成扩频时钟(SSC)，利用平均技术来抑制相位内插器非线性。PLL电路(600、800)包括具有混合有限脉冲响应(FIR)滤波的分数分频器(606、806)。此外，提供了用于混合FIR分数N型PLL电路(600、800)的小型且低功率分频器。
分数型锁相回路电路