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[发明专利]使用前馈跟踪误差补偿的锁相环解调器和解调方法-CN200310103853.X无效
发明人：理查德·K·卡尔奎斯特 -专利权人：安捷伦科技有限公司
申请日： 2003-11-12 - 公布日： 2004-07-07 - 主分类号： H03D3/00 文献下载
摘要：在实施例中，本发明公开了使用前馈误差校正的PLL相位解调器。通过校准均衡器以具有模拟PLL相位解调器的PLL的VCO的调制响应曲线的传递函数，可以进行前馈误差校正。在操作中，均衡器会接收由PLL的相位检测器产生的已滤波并已积分形式的误差信号。根据所校准的传递函数，均衡器滤波所接收的信号。均衡器的输出被提供给加法器以将已均衡信号与相位检测器产生的误差信号合并起来。可以使用包括适合的已校准均衡器在内的类似装置以解决PLL频率解调器中的相位跟踪误差。
使用跟踪误差补偿锁相环解调器解调方法

[发明专利]精确稳定的角调制RF信号的直接数字合成-CN99804405.9有效
发明人：厄尔·W·迈丘恩;温德尔·桑德 -专利权人：特罗皮亚恩公司
申请日： 1999-02-23 - 公布日： 2003-08-27 - 主分类号： H03C3/08 文献下载
摘要：调制器用户使用一个PLL结构，该结构包含一个辅助前馈路径，该路径包含一个自适应增益放大器(411)，该放大器被用来把一个调制信号注入到一个环路滤波器(403)之后的一个点上的PLL中。一个相位解调器(419)根据PLL相位调制的输出进行恢复，其中在一个比较器(417)中把PLL相位信息与调制信号的相位信息相比较。得到的误差信号被用来控制自适应增益放大器(411)的增益。调制器补偿VCO(405)和PLL的其它分量的变化。
精确稳定调制 rf 信号直接数字合成

[发明专利]利用Σ-Δ调制器控制的分频器进行的频率变换-CN200980144580.9无效
发明人： W·帕尔莫;K·詹蒂勒 -专利权人：美国亚德诺半导体公司
申请日： 2009-11-12 - 公布日： 2011-10-05 - 主分类号： H03L7/197 文献下载
摘要：一种基于锁相环(PLL)的频率变换器提供了用参考路径内的∑-Δ调制器(SDM)增强的分频器。PLL被设置为全数字PLL并且包括bang-bang相位频率检测器、数字环路滤波器和数字控制的振荡器。频率变换器位于用于分频的参考时钟路径内或者位于用于倍频的PLL反馈回路路径内。SDM生成被设定为具有已知随机性质的可预测噪声特性，能够被用于平滑bang-bang相位频率检测器内的任何不连续。这样就允许设计出基于bang-bang相位频率检测器的数字PLL。
利用调制器控制分频器进行频率变换

[发明专利]一种锁定检测电路的验证电路-CN201610323457.5在审
发明人：马腾飞;张宁;单一钟 -专利权人：上海华力微电子有限公司
申请日： 2016-05-16 - 公布日： 2016-10-12 - 主分类号： H03L7/085 文献下载
摘要：基准时钟信号CLK_REF和分时变频的时钟信号CLK_FB进入鉴频鉴相器单元，产生的第一输出信号PLL_UP和第二输出信号PLL_DN，第一输出信号PLL_UP和第二输出信号PLL_DN为锁相环锁定判断单元的输入信号，其中，所述分时变频的时钟信号CLK_FB为包含不同频段的频率集；如果第一输出信号PLL_UP和第二输出信号PLL_DN产生宽度相同的重叠脉冲时，在基准时钟信号CLK_REF的作用下，锁相环锁定判断单元输出锁定检测信号
一种锁定检测电路验证

[发明专利]一种减小环路锁定时间的锁相环电路-CN201610525483.6在审
发明人：蒋琦;谢长生;陆锋;杨煜 -专利权人：中国电子科技集团公司第五十八研究所
申请日： 2016-07-05 - 公布日： 2016-12-07 - 主分类号： H03L7/085 文献下载
摘要：本发明提出一种减小环路锁定时间的锁相环(PLL)电路，通过增加电荷泵输出电流来减小PLL锁定所需要的时间。该电路在PLL系统锁定的过程中开启由Lock信号控制的电流源部分来增加CP的输出电流，提高压控振荡器(VCO)控制电压的响应速度、增加环路带宽来减小环路锁定所需的时间，从而实现PLL系统的快速锁定。PLL锁定后，Lock控制的电流源关闭，电荷泵输出电流减小，从而调回PLL系统环路的指标参数，如带宽、噪声等性能参数。该方法实现简单，对原有电路的改动小，便于实现。
一种减小环路锁定时间锁相环电路

[发明专利]制备基于固态纳米孔的对温度和pH双重响应的纳米流体二极管的方法-CN201910672735.1在审
发明人：李君;安鹏荣;谢彦博 -专利权人：西北工业大学
申请日： 2019-07-24 - 公布日： 2019-12-24 - 主分类号： B81B1/00 文献下载
摘要：本发明涉及一种制备基于固态纳米孔的对温度和pH双重响应的纳米流体二极管的方法，首先将PET膜进行化学刻蚀，得到单个锥形纳米孔，此时纳米孔的内表面有很多羧基，因此在中性条件下会带有负电荷，而PLL分子上的氨基在中性条件下会质子化带有很多正电荷，因此PLL可通过静电吸附的方法修饰到纳米孔的内表，得到PLL修饰的纳米孔。而PLL分子在pH和温度的双重作用下，会呈现出α‑螺旋与β‑折叠两种构象，从而导致亲疏水性的变化，使PLL修饰的纳米孔呈现出对pH和温度的双重响应的ON/OFF状态。避免了用化学方法进行修饰，从而避免了PLL分子在固态纳米孔上修饰密度不够，导致无法得到固态纳米孔上pH和温度响应的纳米流体二极管的问题。
纳米孔修饰固态纳米二极管纳米流体双重响应中性条件氨基化学刻蚀静电吸附亲疏水性双重作用温度响应负电荷内表面正电荷质子化折叠构象制备羧基

[发明专利]提升变流器并网稳定性的锁相环参数设计方法-CN202211670017.9在审
发明人：杜雄;刘俊良;夏翰林;刘育明;司萌;李媛 -专利权人：重庆大学;国网重庆市电力公司电力科学研究院;国家电网有限公司
申请日： 2022-12-25 - 公布日： 2023-04-18 - 主分类号： H02J3/38 文献下载
摘要：分析不同运行功率下的变流器并网系统的稳定裕度，确定稳定裕度最低的变流器运行功率Pc；S2.分析运行功率Pc下含锁相环带宽fpll的等效环路增益Gloop的稳定特性，得到锁相环带宽fpll与相角∠Gloop的关系；S3.选取稳定裕度范围为(a,b)对应的锁相环带宽fpll，基于锁相环带宽fpll确定锁相环比例系数kp,pll和ki,pll。
提升变流器并网稳定性锁相环参数设计方法

[发明专利]算力调整电路、方法及应用其的控制模块、计算设备-CN202211372924.5在审
发明人：李瑞征;王润泽;孙刚;张楠赓 -专利权人：杭州嘉楠耘智信息科技有限公司
申请日： 2022-10-31 - 公布日： 2023-03-07 - 主分类号： G06F1/04 文献下载
摘要：算力调整电路包括算力查找表，根据运算芯片的算力档位输出频率阈值；频率计算单元，根据频率阈值、PLL配置参数以及分频器配置参数计算得到第一数值以及第二数值；比较单元，用于比较第一数值以及第二数值并输出比较完成指示信号以及比较结果指示信号；配置信号产生单元，根据比较完成指示信号、更新PLL配置请求信号以及更新分频器配置请求信号输出PLL配置信号以及分频器配置信号；参数更新单元，根据PLL配置信号、分频器配置信号以及比较结果指示信号输出更新PLL配置指示信号以及更新分频器配置指示信号；当第二数值小于等于第一数值时，更新PLL配置参数和/或分频器配置参数。
调整电路方法应用控制模块计算设备

[发明专利]一种在芯片高速测试中配置参数的装置及其方法-CN201210419737.8有效
发明人：廖裕民 -专利权人：福州瑞芯微电子有限公司
申请日： 2012-10-26 - 公布日： 2013-02-13 - 主分类号： G01R31/28 文献下载
摘要：本发明提供一种在芯片高速测试中配置参数的装置，包括复数个芯片内部工作电路，各芯片内部工作电路的输入端均对应连接有一分频电路；各分频电路的输入端均对应连接有一分频电路配置寄存器，各分频电路配置寄存器之间相互连接；PLL配置寄存器与各分频电路配置寄存器中的首部的分频电路配置寄存器连接；PLL锁相环电路与PLL配置寄存器连接；时钟输入引脚分别与PLL配置寄存器、各分频电路配置寄存器相连接；扫描数据流输入引脚与PLL配置寄存器连接；扫描开关引脚分别与PLL配置寄存器、各分频电路配置寄存器相连接。
一种芯片高速测试配置参数装置及其方法

[发明专利]一种多PLL并联输出时钟同步系统及其工作方法-CN202010318324.5有效
发明人：乔家庆;王振宇;刘冰;王华辰;陈帅 -专利权人：哈尔滨工业大学
申请日： 2020-04-21 - 公布日： 2023-05-09 - 主分类号： H03L7/07 文献下载
摘要：本发明提供一种用于多PLL并联输出时钟同步系统及其工作方法。电路完成锁相达到稳定状态后，所有VCO时钟信号FV1～FVN的工作频率相同；步骤2：对所有PPL内部的分频器进行配置，使得每个PLL的第一通道的输出时钟频率与输入时钟Fi的频率相同，并从多路选择器中为每个PLL选择第一通道的输出时钟作为反馈时钟进行锁相；步骤3：等待所有PLL完成锁相达到稳定状态时，将每个PLL内部的输出分频器1配置为不受SYNC影响；步骤4：在SYNC的输入路径上，加入一个采样器电路；步骤5：SYNC发出有效脉冲，经过PLL的同步后，实现边沿同步。
一种 pll 并联输出时钟同步系统及其工作方法

[发明专利]无线通信装置-CN201110277364.0有效
发明人：佐藤一美;小笠原阳介 -专利权人：株式会社东芝
申请日： 2011-09-19 - 公布日： 2012-05-30 - 主分类号： H04B1/10 文献下载
摘要：PLL电路产生所述数字部的时钟。PLL设定变更部，通过基于所述接收信号进行所述PLL电路的参数的设定变更，控制所述时钟的抖动。
无线通信装置

[发明专利]配置锁相环电路的方法以及系统-CN200780013287.X无效
发明人：卡文·鲁克 -专利权人： NXP股份有限公司
申请日： 2007-04-12 - 公布日： 2009-04-29 - 主分类号： H03L7/18 文献下载
摘要：使用多种方法和设备实现了一种锁相环(PLL)电路配置。根据一个示例实施例，为满足一组期望的锁相环电路特性的PLL电路确定低功率配置。PLL电路(110)具有第一分频器(112，119)、反馈分频器(118)以及分数N模式(111)。
配置锁相环电路方法以及系统

[发明专利]芯片运行过程中的工作频率的配置方法-CN202211712688.7在审
发明人：刘静;朱秉颖;李明 -专利权人：江苏华创微系统有限公司
申请日： 2022-12-29 - 公布日： 2023-03-31 - 主分类号： G06F1/12 文献下载
摘要：本发明公开一种芯片运行过程中的工作频率的配置方法，包括步骤，S1、芯片工作频率A，芯片软件切换工作至晶振频率；S2、芯片软件复位PLL；S3、配置PLL频率参数；S4、释放PLL复位，执行频率锁定流程；S5、软件读取PLL Loc状态；S6、PLL锁定后，输出工作所需要的输出频率B；S7、芯片软件配置无毛刺频率切换电路，进行工作频率切换。
芯片运行过程中的工作频率配置方法

[发明专利]具有从故障保持电路到重新获得锁相的柔性过渡的装置和方法-CN201510047905.9有效
发明人： G·J·阿兰;J·L·福特尔 -专利权人：赫梯特微波有限责任公司
申请日： 2015-01-30 - 公布日： 2018-11-02 - 主分类号： H03L7/08 文献下载
摘要：在特定配置中，时钟系统，包括：PLL、控制电路、和经由故障保持开关和可变电阻器电耦合到PLL的环路滤波器的输入的保持电路。所述控制电路基于选中的参考时钟信号而产生PLL的输入时钟信号。当所述控制电路确定选中参考时钟信号不可靠时，所述控制电路禁用PLL的反馈回路并打开故障保持开关。在所选中的参考时钟信号改变或变得不可靠之后，所述控制电路使能PLL的反馈回路，并保持所述故障保持开关打开，以及随时间控制可变电阻器的电阻，以提供从故障保持到重新获取的相位锁定的软过渡。
具有故障保持电路重新获得柔性过渡装置方法

[发明专利]PLL电路-CN201110039913.0有效
发明人：木村弘树;大西直树;土屋昇一 -专利权人：日本电波工业株式会社
申请日： 2011-02-17 - 公布日： 2011-08-24 - 主分类号： H03L7/08 文献下载
摘要：本发明提供一种无需使噪声特性劣化、就能抑制消耗电力而提高可靠性的PLL电路。在该PLL电路中，具备对来自VCO(1)的输出频率Fout进行分频而与基准信号进行相位比较，将相位差作为控制电压而反馈到VCO(1)的PLL IC(2)，控制电路(6)能够精细地设定基准频率Fref和DDS，在DDS电路(5)中生成针对Fref及其倍频频率的Fdds的重叠频率，利用第1AMP(7)进行放大，通过可变滤波器(8)选择所期望的Fdds(希望)，利用第2AMP(9)进行放大而作为基准信号供给到PLL IC(2)中，控制电路(6)将分频比N也供给到PLL IC(2)中。
pll 电路