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[发明专利]计算机时钟电路-CN200910301995.4无效
发明人：胡可友 -专利权人：鸿富锦精密工业（深圳）有限公司;鸿海精密工业股份有限公司
申请日： 2009-04-30 - 公布日： 2010-11-03 - 主分类号： H03L7/00 文献下载
摘要：一种计算机时钟电路，包括第一、第二PLL、第一、第二分频器及时钟寄存器，第一PLL输出与外部时钟信号相位一致的脉冲信号，第一分频器对该脉冲信号进行分频，以输出CPU时钟信号给CPU；第一分频器将CPU时钟信号的频率反馈至第一PLL，CPU将其工作频率反馈至时钟寄存器，第一PLL通过比较CPU的工作频率与与CPU时钟信号的频率以调整脉冲信号的频率使CPU时钟信号的频率与CPU的工作频率保持一致；第二分频器输出一总线时钟信号，第二PLL、第二分频器及时钟寄存器调整总线时钟信号使其与数据总线的工作频率保持一致，原理与调整CPU时钟信号的原理相同。
计算机时钟电路

[实用新型]一种基于DDS和PLL组成的宽带低步进高速频率合成器-CN201520674154.9有效
发明人：毛飞;鲁长来;倪文飞;汪炜 -专利权人：安徽四创电子股份有限公司
申请日： 2015-09-01 - 公布日： 2016-04-20 - 主分类号： H03L7/18 文献下载
摘要：本实用新型公开了一种基于DDS和PLL组成的宽带低步进高速频率合成器。本实用新型包括DDS电路、PLL电路、上变频和信号放大电路、时序控制电路；PLL电路的信号输出端与所述上变频和信号放大电路的信号输入端相连，上变频和信号放大电路的信号输入端与所述DDS电路信号输出端相连，时序控制电路的信号输出端与所述PLL电路、DDS电路的信号输入端相连。本实用新型在较宽的带宽内，通过PLL电路产生L波段和KU波段两种本振分别和DDS频率进行组合，然后通过高速开关组合的方法来实现频率切换，本实用新型输出频率在KU波段，输出带宽在12～14GHz时能够快速完成
一种基于 dds pll 组成宽带步进高速频率合成器

[实用新型]测距仪用频率合成器-CN201320828532.5有效
发明人：付伯苓;翟文广 -专利权人：天津七六四通信导航技术有限公司
申请日： 2013-12-16 - 公布日： 2014-07-16 - 主分类号： H03L7/18 文献下载
摘要：本设计包括锁相环电路、射频部分电路和多节分频器，锁相环电路包括晶体振荡器、锁相环PLL、低通滤波器、压控振荡器和双模分频器，射频部分电路包括第一放大器和第二放大器，其中晶体振荡器与锁相环PLL连接；锁相环PLL与低通滤波器连接；低通滤波器与压控振荡器连接；压控振荡器分别与双模分频器及第一放大器连接；第一放大器与第二放大器连接；双模分频器与锁相环PLL连接；锁相环PLL与所述的多节分频器连接。
测距仪频率合成器

[实用新型]一种晶体振荡器-CN201720382624.3有效
发明人：皮德义;刘昌 -专利权人：新港海岸（北京）科技有限公司
申请日： 2017-04-12 - 公布日： 2017-11-03 - 主分类号： H03L1/02 文献下载
摘要：本申请提供一种晶体振荡器，包括TCXO、XO和PLL，所述TCXO和XO分别与所述PLL连接；所述PLL接收所述TCXO发送的第一时钟信号、所述XO发送的第二时钟信号，并依据所述第一时钟信号、第二时钟信号输出第三时钟信号本申请中TCXO发送的第一时钟信号具有无温漂的特点、XO发送的第二时钟信号具有低抖动的特点，PLL基于第一时钟信号、第二时钟信号输出的第三时钟信号能够消除第一时钟信号存在的抖动明显的问题。本申请不需要复杂的电路、过多的引脚数量，而是采用两种成本低廉的器件，XO和PLL，使得TCXO提供的时钟信号具有低抖动的特点。因此本申请提供了一种低成本、低抖动、无温漂的晶体振荡器。
一种晶体振荡器

[发明专利]时钟净化锁相环-CN200980139870.4有效
发明人：林义乡;罗杰·布罗肯布拉夫 -专利权人：高通股份有限公司
申请日： 2009-10-08 - 公布日： 2011-09-07 - 主分类号： H03L7/22 文献下载
摘要：本发明描述一种可减少杂散信号并改进接收器性能的时钟净化锁相环(PLL)。在一个示范性设计中，集成电路包括PLL和模/数转换器(ADC)。所述PLL接收以一分数除法器比率产生且归因于突发性跳频而具有杂散信号的第一时钟信号。所述第一时钟信号可由所述集成电路外部的分数N频率合成器产生。所述PLL以一整数除法器比率产生第二时钟信号且所述第二时钟信号具有减少的杂散信号。所述ADC基于所述第二时钟信号而数字化模拟基带信号并提供数字样本。所述集成电路可进一步包括低噪声放大器(LNA)，所述低噪声放大器可归因于使用所述PLL净化所述第一时钟信号而观测到经由所述集成电路的衬底耦合的较少杂散信号。
时钟净化锁相环

[发明专利]同步电路、同步方法和接收系统-CN201110282602.7有效
发明人：二见哲宏;冈本一高 -专利权人：索尼公司
申请日： 2011-09-22 - 公布日： 2012-05-02 - 主分类号： H04L7/033 文献下载
摘要：本发明提供了一种同步电路，包括：第一PLL电路、第二PLL电路、第一输出电路、第二输出电路、第一检测电路、第二检测电路、控制电路和保持部分。
同步电路方法接收系统

[发明专利]用于恢复水平同步的方法和装置-CN97190952.0无效
发明人： C·C·A·M·范佐 -专利权人：菲利浦电子有限公司
申请日： 1997-05-27 - 公布日： 1998-11-04 - 主分类号： H04N5/93 文献下载
摘要：使用一个PLL从TV信号恢复水平同步的一个方法、装置和存储介质。其中的同步的预定程度存在的期间的周期数被计数,且当所说的周期数目增加时,该计数的结果降低PLL的带宽。
用于恢复水平同步方法装置

[发明专利]流电隔离电路和系统以及对应的操作方法-CN201910239964.4在审
发明人： A·帕里西;N·格雷科;N·斯白纳;E·拉哥奈瑟;G·帕尔米萨诺 -专利权人：意法半导体股份有限公司
申请日： 2019-03-27 - 公布日： 2019-10-18 - 主分类号： H03K3/53 文献下载
摘要：信号重构电路包括耦合至接收器电路组块并配置为锁定至来自接收器电路组块的PWM控制信号的PLL电路。PLL电路内的PLL回路对于施加至振荡器的PWM驱动信号敏感。配置PLL回路以作为电源振荡器关断的结果而断开。
振荡器接收器电路耦合组块功率控制信号信号重构电路流电隔离电屏障关断电路配置施加电源振荡器电源信号重构的导通断开锁定敏感

[发明专利]具有逐通道数据速率独立性的串行器/解串器（SERDES）通道-CN201880063508.2在审
发明人： S·E·梅宁格 -专利权人：马维尔亚洲私人有限公司
申请日： 2018-09-10 - 公布日： 2020-05-15 - 主分类号： H03L7/23 文献下载
摘要：单个低频率时钟的频率经由PHY上的公共整数‑N锁相环(PLL)被增大，以产生较高频率的时钟。每个SerDes数据通道作为采用该较高频率的时钟的分数‑N PLL独立地操作。公共整数N‑PLL的使用使得能够通过以下来抑制分数‑N PLL的调制噪声，从而避免使用高风险的噪声消除技术：将调制噪声移至调制噪声的水平在其中被滤波的较高频率。
具有通道数据速率独立性串行解串器 serdes

[发明专利]自适应时间数字转换器和方法-CN201980038297.1在审
发明人：吉尔·霍洛维茨;阿尔耶·法布尔;尼西姆·马赫卢夫;叶夫根尼·休梅克;伊加尔·库什尼尔 -专利权人：英特尔公司
申请日： 2019-10-28 - 公布日： 2021-07-30 - 主分类号： H03L7/085 文献下载
摘要：公开了用于控制自适应时间数字转换器(TDC)的系统、方法以及电路，所述TDC确定参考信号与锁相环(PLL)反馈信号之间的相位差。自适应TDC电路包括n个延迟元件的链，每个延迟元件的特征在于增量延迟。门电路在门控使能信号具有使能值时输出门控的PLL反馈信号。各自与延迟元件相关联的n个采样元件由到达相关联的延迟元件的输入的所述参考信号使能，以存储所述门控的PLL反馈信号的值。自适应门控电路被配置为基于增量延迟和PLL反馈信号的周期来生成门控使能信号。可以控制延迟元件的供电电压，以使得延迟元件展现出期望的增量延迟。
自适应时间数字转换器方法

[发明专利]SerDes模块时钟网络架构-CN202011504057.7在审
发明人：项圣文;刘应 -专利权人：深圳市紫光同创电子有限公司
申请日： 2020-12-18 - 公布日： 2021-04-09 - 主分类号： H03L7/197 文献下载
摘要：本发明提供了一种SerDes模块时钟网络架构，包括参考时钟输入端口，多个数据传输通道，若干用户逻辑接口，若干分频支路和锁相环；所述参考时钟输入端口接收输入时钟并输送到所述锁相环，所述锁相环接收所述输入时钟并输出PLL输出时钟信号，所述PLL输出时钟信号输送到多个数据传输通道，以及，所述PLL输出时钟信号输送到所述分频支路、经分频后输出用户接口时钟并输送到用户逻辑接口；所述分频支路与所述用户逻辑接口一一对应。本发明的SerDes模块时钟网络架构，SerDes内部的PLL输出时钟信号给内部专用通道(数据传输通道)时，同时也分出若干分频支路，经过分频之后，输出给用户逻辑接口提供给FPGA使用。
serdes 模块时钟网络架构

[发明专利]用于在串行器/解串器（SERDES）宏中同时传播多个时钟频率的方法和装置-CN202080061548.0在审
发明人：马克-安德烈·拉克鲁瓦;穆罕默德·马赫迪·穆赫森普尔 -专利权人：华为技术有限公司
申请日： 2020-08-20 - 公布日： 2022-04-12 - 主分类号： H04L7/033 文献下载
摘要：所公开的系统、结构和方法涉及一种双线制时钟乘法单元(CMU)，CMU采用第一锁相环(PLL)、第二PLL、以及加法器，第一PLL用于生成差模编码的第一高速时钟频率f1，第二PLL用于生成共模编码的第二高速时钟频率f2，加法器用于组合差模编码的第一高速时钟频率f1和共模编码的第二高速时钟频率
用于串行解串器 serdes 同时传播时钟频率方法装置

[发明专利]一种SRAM用快速热启动PLL结构及快速热启动方法-CN202210316283.5在审
发明人：陆时进;刘劭璠;陈雷;刘琳;胡春艳;刘晨静;任荣康;赵佳;郑涛;黄新壮 -专利权人：北京时代民芯科技有限公司;北京微电子技术研究所
申请日： 2022-03-28 - 公布日： 2022-07-15 - 主分类号： H03L7/08 文献下载
摘要：高速SRAM在高频工作模式下时钟输入频率异常(输入信号频率低于基础频率或直接变为固定信号)后重启PLL需要较长时间，本发明提供了一种SRAM用快速热启动PLL结构，包括：鉴相器、电荷泵、热启动控制电路、SRAM输入频率异常(输入信号频率低于基础频率或直接变为固定信号)时，热启动控制电路会产生一个基础频率的控制电压给压控振荡器，保持PLL在一个设定的基础频率上进行自激振荡，当外部输入频率正常后，PLL将在这个频率基础上开始调频调相
一种 sram 快速启动 pll 结构方法

[发明专利]复位前具有高速时钟旁路的集成电路-CN202080097859.2在审
发明人： J·L·弗洛雷斯;V·R·科库特拉;R·文卡塔苏布拉马尼安 -专利权人：德克萨斯仪器股份有限公司
申请日： 2020-12-29 - 公布日： 2022-10-18 - 主分类号： H04L27/144 文献下载
摘要：时钟管理逻辑包括：具有参考时钟输入和PLL时钟输出的PLL；具有分频器输入和分频器输出的分频器，分频器输入联接到PLL时钟输出；以及具有第一时钟输入、第二时钟输入、旁路控制输入和旁路逻辑输出的旁路逻辑，旁路逻辑响应于由复位信号触发的旁路控制信号选择性地绕过PLL和分频器。复位信号还触发相对于旁路控制信号延迟的复位控制信号。
复位具有高速时钟旁路集成电路

[发明专利]显示装置和用于到显示面板驱动器的数据传输的方法-CN200910170964.X有效
发明人：堀良彦 -专利权人：恩益禧电子股份有限公司
申请日： 2009-08-31 - 公布日： 2010-03-03 - 主分类号： G09G3/20 文献下载
摘要：驱动器(2)包括执行从图像数据信号(5)的时钟数据恢复的PLL电路(22)并且被构造为响应于图像数据(41)驱动显示面板(3)。控制数据(44)包括：驱动时序数据(43)，指示开始驱动显示面板(3)中的显示元件；和PLL控制数据(42)，是用于控制PLL电路(22)的频率和/或相位的特定数据。控制设备(1)被构造为在驱动时序数据(43)的传输之后传输PLL控制数据(42)。
显示装置用于显示面板驱动器数据传输方法