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[发明专利]具有气隙间隔件的FINFET及其形成方法-CN201710622775.6有效
发明人：臧辉;齐民华 -专利权人： 格罗方德半导体公司
申请日： 2017-07-27 - 公布日： 2021-05-11 - 主分类号： H01L21/84 文献下载
摘要：本发明涉及具有气隙间隔件的FINFET及其形成方法，鳍式场效应晶体管(FinFET)包括位于相邻的金属接触件之间及/或位于金属接触件与晶体管栅极之间的气隙。该气隙在非共形沉积一隔离介电质结合一先金属工艺以形成该导电结构的期间形成。
有气间隔 finfet 及其形成方法

[发明专利]用于不具有钛衬垫的MOL互连的装置-CN202110096317.X在审
发明人： V·卡米内尼;M·V·雷蒙德;P·阿迪休米尔利;牛成玉 -专利权人： 格罗方德半导体公司
申请日： 2016-11-18 - 公布日： 2021-04-30 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及用于不具有钛衬垫的MOL互连的装置。揭示了数种方法、设备及系统用于制造半导体装置，其包含半导体基板；在该半导体基板上方的氧化物层；设置于该氧化物层内的含钨的第一金属组件；在该氧化物层上方的层间电介质(ILD)，其中，该层间电介质包含沟槽，以及该沟槽的底部包含该第一金属组件的顶部的至少一部分；设置于该沟槽的侧壁及底部上的阻障材料；以及设置于该沟槽中的第二金属组件。
用于具有衬垫 mol 互连装置

[发明专利]用于不具有钛衬垫的MOL互连的方法及系统-CN201611020045.0有效
发明人： V·卡米内尼;M·V·雷蒙德;P·阿迪休米尔利;牛成玉 -专利权人： 格罗方德半导体公司
申请日： 2016-11-18 - 公布日： 2021-02-05 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及用于不具有钛衬垫的MOL互连的方法、设备及系统。揭示了数种方法、设备及系统用于制造半导体装置，其包含半导体基板；在该半导体基板上方的氧化物层；设置于该氧化物层内的含钨的第一金属组件；在该氧化物层上方的层间电介质(ILD)，其中，该层间电介质包含沟槽，以及该沟槽的底部包含该第一金属组件的顶部的至少一部分；设置于该沟槽的侧壁及底部上的阻障材料；以及设置于该沟槽中的第二金属组件。
用于具有衬垫 mol 互连方法系统

[发明专利]具有凹口鳍片的FINFET及其形成方法-CN201710083321.6有效
发明人：爱德华·J·诺瓦克;布兰特·A·安德森;安德鲁·史厚利 -专利权人： 格罗方德半导体公司
申请日： 2017-02-16 - 公布日： 2021-02-05 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及具有凹口鳍片的FINFET及其形成方法，其一个方面提供一种形成替代栅极结构的方法。该方法可包括：自一组鳍片上方移除伪栅极，以在介电层中形成开口来暴露该组鳍片，该组鳍片中的各鳍片通过介电质与该组鳍片中的相邻鳍片基本隔开；在该组暴露鳍片上方的该开口内形成保护覆盖层；移除该组鳍片中各鳍片的每侧上的该介电质的部分；通过移除该组鳍片中的各鳍片的部分来底切该组鳍片中的各鳍片，以形成设于该保护覆盖层下方的凹口；用氧化物基本填充各凹口；在该组鳍片中的各鳍片上方形成栅极介电质；以及在该栅极介电质上方形成栅极导体，从而形成该替代栅极结构。
具有凹口 finfet 及其形成方法

[发明专利]不对称半导体装置及其形成方法-CN201610818441.1有效
发明人： A·I·朱;J·R·霍尔特;A·库马尔;H·K·乌托莫 -专利权人： 格罗方德半导体公司
申请日： 2016-09-12 - 公布日： 2021-02-02 - 主分类号： H01L29/78 文献下载
摘要：本发明的态样提供不对称半导体装置及其形成方法。该不对称半导体装置可包括：衬底；以及设于该衬底上的鳍式场效应晶体管(FINFET)，该FINFET包括：邻近栅极设置的一组鳍片；设于该组鳍片的源极区上的第一外延区，该第一外延区具有第一高度；以及设于该组鳍片的漏极区上的第二外延区，该第二外延区具有第二高度，其中，该第一高度不同于该第二高度。
不对称半导体装置及其形成方法

[发明专利]位于晶体管栅极上方的气隙以及相关方法-CN201710334542.6有效
发明人： Z-X·贺;马克·D·贾菲;兰迪·L·沃夫;亚文·J·乔瑟夫;布莱特·T·古奇;安东尼·K·史塔佩尔 -专利权人： 格罗方德半导体公司
申请日： 2017-05-12 - 公布日： 2021-01-22 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及位于晶体管栅极上方的气隙以及相关方法，其中，一种半导体装置可包括：位于装置层中的晶体管栅极；位于该装置层上方的互连层；以及延伸穿过该互连层以接触该晶体管栅极的上表面的气隙。该气隙提供机制以降低使用SOI衬底的应用例如射频开关的导通电阻及关态电容。
位于晶体管栅极上方以及相关方法

[发明专利]于主动区域中具有栅极接触的三维半导体晶体管-CN201610854476.0有效
发明人：谢瑞龙;A·拉邦特;A·诺尔 -专利权人： 格罗方德半导体公司
申请日： 2016-09-27 - 公布日： 2021-01-15 - 主分类号： H01L29/78 文献下载
摘要：一种于主动区域中具有栅极接触的三维半导体晶体管，该三维晶体管包含半导体衬底、连结至该衬底的鳍片，该鳍片包含横跨该鳍片的顶部的主动区域，该主动区域包含源极、漏极及在该源极与漏极之间的沟道区域。该晶体管更包含位在该沟道区域上方的栅极、以及位在该主动区域中的栅极接触，没有部分该栅极接触电性连结至该源极或漏极。该晶体管在制造期间是通过移除位在该栅极接触下方的该源极/漏极接触的一部分而达成。
主动区域具有栅极接触三维半导体晶体管

[发明专利]用于FD-SOI装置的后栅极偏置的方法、装置及系统-CN201710317142.4有效
发明人： T·G·麦凯 -专利权人： 格罗方德半导体公司
申请日： 2017-05-08 - 公布日： 2021-01-15 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及用于FD‑SOI装置的后栅极偏置的方法、装置及系统，其所揭示的至少一种方法、装置及系统包括提供具有包括后栅极及前栅极的晶体管的半导体装置。该半导体装置包括用以处理输入信号以提供输出信号的信号处理单元。该信号处理单元包括第一晶体管及第二晶体管。该第一晶体管包括与第一前栅极电性耦接的第一后栅极。该信号处理单元还包括与该第一晶体管操作性耦接的第二晶体管。该第二晶体管包括与第二前栅极电性耦接的第二后栅极。该半导体装置还包括用以在该输出信号上提供增益的增益电路。该半导体装置还包括用以向该第一后栅极提供第一偏置信号并向该第二后栅极提供第二偏置信号的偏置电路。
用于 fd soi 装置栅极偏置方法系统

[发明专利]间隔物整合的方法及所产生的装置-CN201710331380.0有效
发明人：乔治·罗伯特·姆芬格;R·施波雷尔;R·J·卡特;彼特·巴尔斯;H·J·特厄斯;J·亨切尔 -专利权人： 格罗方德半导体公司
申请日： 2017-05-11 - 公布日： 2021-01-15 - 主分类号： H01L29/423 文献下载
摘要：本发明涉及间隔物整合的方法及所产生的装置，所提供的是一种就SG与EG结构以相异宽度形成匹配的PFET/NFET间隔物的方法、及一种就SG NFET与SG PFET结构及PFET/NFET EG结构形成相异宽度氮化物间隔物的方法、以及其各别产生的装置。具体实施例包括提供PFET SG与EG结构及NFET SG与EG结构；在衬底上方形成第一氮化物层；形成氧化物衬垫；在PFET及NFET EG结构的侧壁上形成第二氮化物层；移除第一氮化物层及氧化物衬垫在PFET SG与EG结构上方的水平部分；在各PFET SG与EG结构的对立侧上形成RSD结构；移除第一氮化物层及氧化物衬垫在NFET SG与EG结构上方的水平部分；以及在各NFET SG与EG结构的对立侧上形成RSD结构。
间隔整合方法产生装置

[发明专利]用于晶体管装置的应力记忆技术-CN201610930228.X有效
发明人： M·辛哈;P·卡纳安;徐翠芹;王涛;S·K·雷戈达 -专利权人： 格罗方德半导体公司
申请日： 2016-10-31 - 公布日： 2021-01-08 - 主分类号： H01L21/336 文献下载
摘要：一种用于晶体管装置的应力记忆技术，本发明涉及用于应力记忆技术的方法和以此方法制备的晶体管装置。在一个说明性实施例中，本申请内容涉及制造具有基板和设置在基板上方的栅极结构的NMOS晶体管装置的方法，该基板具有至少部分在栅极结构下方的通道区，该制造包括：通过将氮离子植入该基板中以执行氮离子植入工艺，从而在该基板中形成应力区，该应力区由通道区分隔开，其中，该应力区具有应力区深度；在NMOS晶体管装置之上形成覆盖材料层；以及在覆盖材料层就位后，执行应力成形退火工艺，从而在应力区中形成堆垛层错。在另一个实施例中，非晶化离子植入在氮离子植入之前、之后或一起执行。
用于晶体管装置应力记忆技术

[发明专利]使用导线架条制造晶片级封装及相关装置-CN201710422023.5有效
发明人： R·S·格拉夫;S·曼达尔;K·霍斯福德 -专利权人： 格罗方德半导体公司
申请日： 2017-06-07 - 公布日： 2021-01-08 - 主分类号： H01L21/56 文献下载
摘要：本发明涉及使用导线架条制造晶片级封装及相关装置，提供一种使用嵌埋式导线架条制造晶片级封装的方法及其产生的装置。具体实施例包括将晶粒置放到模具内并使各晶粒的主动侧面向该模具的表面；将导线架条置放于该模具上，其中该导线架条包括安置于各晶粒间的已蚀刻部分及半蚀刻部分；将模具盖置放于该模具及晶粒上方；以及在介于该晶粒与模具盖之间的空间中添加成型化合物。
使用导线制造晶片封装相关装置

[发明专利]用于具有静电放电保护的MOSFET的方法、装置及系统-CN201710256857.3有效
发明人：李建兴;曼约纳塔·普拉布;马哈德瓦尔·纳塔拉恩 -专利权人： 格罗方德半导体公司
申请日： 2017-04-19 - 公布日： 2021-01-05 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及用于具有静电放电保护的MOSFET的方法、装置及系统，其方法、装置及系统涉及抗静电放电的MOSFET，尤其涉及半导体装置。该半导体装置包括：包括栅极、源极及漏极的场效应晶体管(FET)，该栅极、源极及漏极全部沿第一方向彼此平行延伸；至少一个源极静电放电(ESD)保护电路；源极端子，设于该至少一个源极静电放电保护电路上方并与其电性接触，其中，该源极端子沿该第一方向延伸；至少一个漏极静电放电保护电路；以及漏极端子，设于该至少一个漏极静电放电保护电路上方并与其电性接触，其中，该漏极端子沿该第一方向延伸。
用于具有静电放电保护 mosfet 方法装置系统

[发明专利]在沟槽形成期间运用牺牲阻障层保护贯孔的方法-CN201710358477.0有效
发明人：夏瑞克·斯蒂奎;法兰克·W·蒙特;张洵渊;布朗·匹撒拉;道格拉斯·M·崔克特 -专利权人： 格罗方德半导体公司;国际商业机器公司
申请日： 2017-05-19 - 公布日： 2021-01-01 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及在沟槽形成期间运用牺牲阻障层保护贯孔的方法，其中，一种方法，举例而言，包括提供中间半导体结构，其包含金属层、布置于该金属层上方的可图型化层、及布置于该可图型化层上方的硬掩模，该中间半导体结构包含穿过该硬掩模延展到该金属层上的多个贯孔，在该中间半导体结构上方及该多个贯孔中沉积牺牲阻障层，移除介于该多个贯孔间的一部分该牺牲阻障层，同时在该多个贯孔中维持一部分该牺牲阻障层，在介于该牺牲阻障层的该遭受移除部分与该多个贯孔间的该可图型化层中形成沟槽，以及将该牺牲阻障层的该剩余部分从该多个贯孔移除。
沟槽形成期间运用牺牲阻障保护方法

[发明专利]半导体结构与在鳍状装置之鳍状结构之间形成隔离的方法-CN201510761226.8有效
发明人： A·诺尔;F·S·约翰松 -专利权人： 格罗方德半导体公司
申请日： 2010-09-19 - 公布日： 2020-12-29 - 主分类号： H01L21/762 文献下载
摘要：一种半导体结构和用来于从块体硅晶片所形成的鳍状结构之间形成隔离的方法。块体硅晶片具有一个或多个从该块体硅晶片所形成的鳍状结构。该鳍状结构的形成在该一个或多个鳍状结构之间界定隔离沟槽。各该鳍状结构具有垂直侧壁。使用HPDCVD将4:1或更高比例的氧化层沉积在该隔离沟槽中和该垂直侧壁上，该氧化层被等向性蚀刻，以从该垂直侧壁移除该氧化层以及从该隔离沟槽的底部移除该氧化层的一部分。实质均匀厚的隔离氧化层是形成在该隔离沟槽的该底部，以隔离该一个或多个鳍状结构，并实质降低鳍片高度变化率。
半导体结构装置之间形成隔离方法

[发明专利]用于形成细间距特征的光刻图案-CN201710595439.7有效
发明人：尚尼尔·K·辛;S·S·梅塔;许杰安·希恩;瑞义·P·斯瑞泛斯特法 -专利权人： 格罗方德半导体公司
申请日： 2017-07-20 - 公布日： 2020-12-29 - 主分类号： H01L21/768 文献下载
摘要：本发明涉及用于形成细间距特征的光刻图案，揭示用于形成一芯片的互连结构的光刻图案的方法。一硬掩膜层形成于一介电层上。一牺牲层形成于该硬掩膜层上。第一开口与第二开口形成于该牺牲层中，并延伸通过该牺牲层至该硬掩膜层。一抗蚀层形成于该牺牲层上。一开口形成于横向位于该第一牺牲层的该第一开口以及该第一牺牲层的该第二开口之间的该抗蚀层中。该抗蚀层由对该硬掩膜层具有可移除选择性的一金属氧化物抗蚀材料所组成。
用于形成间距特征光刻图案

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