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[发明专利]选择性禁用时钟分配的方法和设备-CN00818933.1无效
发明人： E·诺尔;E·费耐赫 -专利权人：英特尔公司
申请日： 2000-12-05 - 公布日： 2003-08-06 - 主分类号： H03L7/095 文献下载
摘要：时钟分配网包括锁相环路(PLL)、时钟缓冲器、起动电路和分配禁止电路。配置PLL以产生时钟信号和锁定检测信号。时钟缓冲器适合从PLL接收时钟信号。缓冲器具有能同时钟负载相连的输出。
选择性禁用时钟分配方法设备

[发明专利]一种用于防撞雷达射频前端的步进频率源及其使用方法-CN201810021139.2在审
发明人：尹波;张帅;赵世巍;任仪 -专利权人：重庆邮电大学
申请日： 2018-01-10 - 公布日： 2018-05-08 - 主分类号： G01S7/02 文献下载
摘要：通过采用包括PLL电路模块、控制电路模块和稳压电路模块，所述控制电路模块与PLL电路模块连接，所述稳压模块与所述PLL电路模块和控制电路模块连接的技术方案，较好的解决了该问题，能够用于应用汽车防撞雷达系统
一种用于雷达射频前端步进频率及其使用方法

[发明专利]相位噪声优化装置及方法-CN201410350280.9有效
发明人：裵晟瑚 -专利权人：现代摩比斯株式会社
申请日： 2014-07-22 - 公布日： 2019-02-05 - 主分类号： H03L7/18 文献下载
摘要：本发明涉及数码PLL(Phase Locked Loop‑锁相环路)技术，更详细地说，设置可变型的PLL(Phase Locked Loop‑锁相环路)的环路滤波器而维持对环境变化的相位噪声优化的装置及方法根据本发明，构成可变型的PLL(Phase Locked Loop‑锁相环路)的环路滤波器，从而通过相位噪声特性优化，提高雷达适用时的接收灵敏度及角分辨率。
相位噪声优化装置方法

[发明专利]发送调制装置、通信设备以及移动无线设备-CN200680000144.0有效
发明人：平野俊介 -专利权人：松下电器产业株式会社
申请日： 2006-02-09 - 公布日： 2007-04-04 - 主分类号： H04B1/04 文献下载
摘要：在通过PLL电路进行双点调制的相位调制单元(10)中，设置将PLL电路变为开环的开关(17)，当通过第一延迟单元(5)校正BB相位调制信号与BB振幅调制信号的同步偏移时，断开开关(17)使PLL电路成为开环
发送调制装置通信设备以及移动无线

[发明专利]使用伪随机噪声对锁相环进行自测试-CN201910653455.6在审
发明人：简-彼得·斯考特;乌里希·莫尔曼 -专利权人：恩智浦有限公司
申请日： 2019-07-18 - 公布日： 2020-01-31 - 主分类号： H03L7/093 文献下载
摘要：一种设备包括信号控制电路系统、锁相环(PLL)和相关性电路。所述信号控制电路系统提供承载伪随机相位噪声且如从应用时钟信号和伪随机噪声导出的参考时钟信号。所述PLL响应于承载所述伪随机相位噪声的所述参考时钟信号而提供与所述参考时钟信号的相位相关的输出信号。所述相关性电路通过将对应于来自所述相位检测器的所述输出信号的信号与所述伪随机噪声交叉相关并且作为响应通过评估相对于指示所述PLL的性能水平的已知阈值的所述交叉相关的结果而对所述PLL进行自测试。
参考时钟信号信号控制电路伪随机相位伪随机噪声交叉相关输出信号噪声电路承载应用时钟信号相位检测器系统提供相位相关性能水平响应锁相环自测试导出评估

[发明专利]具有多频段振荡器的锁相环以及校准其的方法-CN201610532410.X有效
发明人： P·C·达托;D·M·达尔顿;P·G·克罗莱伊 -专利权人：亚德诺半导体集团
申请日： 2016-07-07 - 公布日： 2020-03-17 - 主分类号： H03L7/08 文献下载
摘要：公开锁相回路(PLL)，其包含多频带振荡器和配置为存储振荡器的控制输入的存储器。该PLL是在校准模式下可操作的，其中所述PLL被配置为响应振荡器的第一频带的第一控制输入阈值，获取对应于由振荡器产生的频率的PLL的频率控制字(FCW)；在相邻第一频带的振荡器的第二频带产生对应于所述FCW
具有频段振荡器锁相环以及校准方法

[发明专利]用于控制谐振器并根据谐振器特性确定信息的系统和方法-CN201580070801.8有效
发明人：内森·瑟马克;塞利姆·厄尔曲姆;史蒂文·查尔斯·沃瑟曼;斯科特·R·曼纳利斯 -专利权人：麻省理工学院
申请日： 2015-10-27 - 公布日： 2021-03-12 - 主分类号： H03L7/00 文献下载
摘要：提供了用于控制一个或多个机械谐振器并且根据谐振器特性的谐振偏移来确定信息的系统和方法，所述系统包括：至少一个机械谐振器；用于驱动谐振器的激励元件；用于监测谐振器的运动的传感器；至少一个锁相环(PLL)，所述至少一个PLL在所述激励元件与监测元件之间进行反馈，其中，每个PLL被配置成在谐振器的不同谐振模式下进行操作或在接近谐振器的不同谐振模式的情况下进行操作；以及用于根据指示谐振器频移的PLL的内部信号来确定信息的处理器
用于控制谐振器根据特性确定信息系统方法

[实用新型]小型化L波段频率源-CN201020606637.2有效
发明人：夏长春;郑艳英 -专利权人：成都九洲迪飞科技有限责任公司
申请日： 2010-11-15 - 公布日： 2011-05-25 - 主分类号： H03L7/18 文献下载
摘要：本实用新型其中PLL频率合成器（2）的第一输入端连接晶振或外部时钟参考（1）的输出端，PLL频率合成器（2）的输出端连接压控振荡器（3）的输入端，压控振荡器（3）的输出端向外部输出频率信号；可编程控制器（4）的输出端连接PLL频率合成器（2）的第二输入端；PLL频率合成器（2）的输入输出端连接压控振荡器（3）的输入输出端。
小型化波段频率

[实用新型]1030M频率合成器-CN201120394906.8有效
发明人：吴玮 -专利权人：天津七六四通信导航技术有限公司
申请日： 2011-10-17 - 公布日： 2012-06-06 - 主分类号： H03L7/18 文献下载
摘要：本实用新型涉及一种用于ABS-B系统作用本振信号使用的1030M频率合成器，频率合成器电路包括单片机MCU、晶体振荡器、PLL频率合成器、低通滤波器、压控振荡器、低噪声放大器、分频器，所述单片机MCU通过PLL频率合成器依次与低通滤波器、压控振荡器、低噪声放大器连接，压控振荡器通过分频器与PLL频率合成器连接，晶体振荡器与PLL频率合成器连接。
1030 频率合成器

[发明专利]一种FM导频信号生成方法及电路-CN201510717182.9在审
发明人：尚潇洒;钱永学;苗俊涛;杨祎;陈建球 -专利权人：北京中科汉天下电子技术有限公司
申请日： 2015-10-29 - 公布日： 2016-03-23 - 主分类号： H04B1/04 文献下载
摘要：本申请提供一种FM导频信号生成方法及电路，其中方法包括：将双声道的音频信号处理成基带信号，并将所述基带信号导入系统PLL中；系统PLL具有压控振荡器；由系统PLL根据目标发射频率对应的信道编码，将参考振荡频率锁定成模拟信号，并由系统PLL根据基带信号调制模拟信号，通过调制结果控制压控振荡器输出第一频率的载波信号；其中，载波信号进行第一分频处理后，得到具有目标发射频率的FM发射信号；对载波信号进行第二分频处理，得到第二频率的信号本申请可适用于低频晶振的FM双声道立体声发射系统，通过一个系统PLL就可生成FM发射信号和导频信号。
一种 fm 信号生成方法电路

[发明专利]基于FPGA和PLL的高精度数据延时可调系统-CN201710985865.1在审
发明人：赵雷;占林松;刘树彬;安琪;刘金鑫;冷用斌;赖龙伟;张宁 -专利权人：中国科学技术大学
申请日： 2017-10-20 - 公布日： 2018-01-26 - 主分类号： H03L7/07 文献下载
摘要：本发明公开了一种基于FPGA和PLL的高精度数据延时可调系统，包括高速ADC、时钟辅助单元、FPGA以及高速DAC；所述时钟辅助单元包括依次连接的第一数控延时线、第一PLL、第二数控延时线及第二PLL；第一PLL分别与高速ADC及FPGA相连，第二PLL分别与高速DAC及FPGA相连，高速ADC、FPGA及高速DAC依次相连；通过配置第一数控延时线的延时值，使高速ADC采样时刻与每个束团信号峰值出现时间点对齐
基于 fpga pll 高精度数据延时可调系统

[发明专利]一种基于DDS和PLL组成的宽带低步进高速频率合成器-CN201510552779.2在审
发明人：毛飞;鲁长来;倪文飞;汪炜 -专利权人：安徽四创电子股份有限公司
申请日： 2015-09-01 - 公布日： 2015-12-02 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了一种基于DDS和PLL组成的宽带低步进高速频率合成器。本频率合成器包括DDS电路、PLL电路、上变频和信号放大电路、时序控制电路；所述PLL电路的信号输出端与所述上变频和信号放大电路的信号输入端相连，所述上变频和信号放大电路的信号输入端与所述DDS电路信号输出端相连，所述时序控制电路的信号输出端与所述PLL电路、DDS电路的信号输入端相连。本发明在较宽的带宽内，通过PLL电路产生L波段和KU波段两种本振分别和DDS频率进行组合，然后通过高速开关组合的方法来实现频率切换，本发明输出频率在KU波段，输出带宽在12～14GHz时能够快速完成10MHz
一种基于 dds pll 组成宽带步进高速频率合成器

[发明专利]基于PLL时钟模块的直流电压控制电路-CN201711460358.2在审
发明人：朱金瑞;潘琪;李洪涛;赵梦倩;刘裕;袁效鹏 -专利权人：南京理工大学
申请日： 2017-12-28 - 公布日： 2018-06-12 - 主分类号： G05F1/56 文献下载
摘要：本发明公开了一种基于PLL时钟模块的直流电压控制电路，由时钟生成电路、PLL时钟模块电路、脉宽发生电路和或选通电路组成。时钟生成电路对输入时钟信号倍频后输出基础时钟信号至PLL时钟模块电路；脉宽发生电路在零时延时钟的控制下输出粗调脉宽信号至PLL时钟模块电路；PLL时钟模块电路输出基础时钟信号的零时延时钟信号至脉宽发生电路
脉宽信号模块电路基础时钟信号脉宽发生电路粗调直流电压控制电路时钟生成电路延时时钟信号选通电路零时输出延时直流电压控制器直流电压控制时钟信号输入时钟分辨率倍频时延

[发明专利]一种用于PLL输出频率动态切换的系统-CN201911415101.4在审
发明人：苏志刚;王海力;陈子贤;马明 -专利权人：京微齐力(北京)科技有限公司
申请日： 2019-12-31 - 公布日： 2020-07-03 - 主分类号： H03L7/18 文献下载
摘要：本发明公开了一种用于PLL输出频率动态切换的系统，包括可编辑PLL和动态切换电路。PLL锁定外部输入的输入时钟信号后输出振荡时钟信号；振荡时钟信号经输出分频器进行分频输出第一时钟信号。使用户在改变可编辑PLL的输出时钟时，不需要复位和重新锁定可编辑PLL便可以调整输出时钟；并且有效地避免了过程中产生的毛刺。
一种用于 pll 输出频率动态切换系统

[发明专利]具有锁频环的全数字锁相环（ADPLL）-CN202010545243.9在审
发明人：乌里希·莫尔曼;安德里亚斯·J·科尔曼;克里斯蒂安·舒纳 -专利权人：恩智浦有限公司
申请日： 2020-06-15 - 公布日： 2020-12-25 - 主分类号： H03L7/06 文献下载
摘要：一种硬件装置包括：锁频环(FLL)，其包括相位环路滤波器；以及锁相环(PLL)，诸如全数字PLL(ADPLL)，其包括频率环路滤波器。当所述装置操作控制器时，所述控制器向所述FLL提供第一控制信号并且向所述PLL提供第二控制信号。所述装置还可以包括数字控制振荡器(DCO)以及所述FLL和所述PLL中的一个或多个的一部分。所述FLL和所述PLL分别包括第一滤波器和第二滤波器。所述滤波器耦合到所述DCO。时间‑数字转换器(TDC)和分频器从所述DCO接收输入。
具有锁频环数字锁相环 adpll